JP2003092350A - 半導体集積回路及びスタンダードセルライブラリ - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路の動作時における電源電圧の
電圧降下を小さくすると共に、リピータ挿入時のレイア
ウト修正を最小限にしてＴＡＴを短くする。 【解決手段】 論理機能を構成するための機能セル領域
９ａ、９ｂと、電源容量や長距離配線へのリピータを挿
入するための補助セル領域１０ａ〜１０ｃとを備えてい
る。そして、スタンダードセルライブラリ１４として
は、半導体集積回路の論理機能を実現するための第１の
セルライブラリ群８と、電源容量５、反転バッファ６、
バッファ７のいずれかの機能を構成するための第２のセ
ルライブラリ群１３とを有している。そして、機能セル
領域９ａ、９ｂには、第１のセルライブラリ群８の素子
で構成された第１のスタンダードセル１ａ〜１ｆが配置
配線され、補助セル領域１０ａ〜１０ｃには第２のセル
ライブラリ群１３の素子で構成された第２のスタンダー
ドセル２ａ〜２ｆが配置配線されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路お
よび半導体集積回路を構成するスタンダードセルライブ
ラリに関するものである。

【０００２】

【従来の技術】近年、半導体集積回路の大規模化に伴
い、電気機器のシステムを一つの半導体チップ上に構築
したシステムＬＳＩの設計が盛んになっている。これら
の半導体集積回路では設計のＴＡＴ（Turn Around Tim
e）を短くする必要があるため、基本的な論理ごとにあ
らかじめ設計されたスタンダードセルを配置、配線する
ことにより所望の機能を実現するセミカスタム設計が主
に行われている。以下、この設計済みのスタンダードセ
ルの集合体をスタンダードセルライブラリと呼ぶ。

【０００３】図６は、従来のスタンダードセルを用いて
セミカスタム設計された半導体集積回路の構成を示す概
略配置図である。すべて同じセル高さで構成されたスタ
ンダードセル５１ａ〜５１ｃ及び５１ｄ〜５１ｆはそれ
ぞれ行方向に配置され、同じ行に配置されたスタンダー
ドセル５１ａ〜５１ｃは電源線５２およびグランド線５
３ａを共有して構成され、また、電源線５２を軸として
スタンダードセル５１ａ〜５１ｃに対して反転して同じ
行に配置されたスタンダードセル５１ｄ〜５１ｆは電源
線５２およびグランド線５３ｂを共有して構成されてい
る。これらのスタンダードセル５１ａ〜５１ｆを構成す
るために用いられるスタンダードセルライブラリ５４に
は、ＯＲ回路５５ａやＡＮＤ回路５５ｂなどの論理セル
５５、バッファ５６、反転バッファ５７などのほかに、
電源容量５８を形成するセルが含まれている。

【０００４】近年の半導体集積回路の製造プロセスの微
細化に伴い、電源電圧は低くなる一方で動作時に流れる
電流は増加しているため、電源配線の抵抗成分による回
路動作時の電源電圧の低下（以下、ＩＲドロップと呼
ぶ）による回路の動作に与える影響が顕著になってきて
いる。このＩＲドロップを防ぐには、電源とグランド間
に容量を挿入する必要がある。また、従来のバルク基板
を用いていた場合では、電源線とグランド線はＮ型ウェ
ル層とｐ型シリコン基板にそれぞれ接続されており、こ
れらのｐｎ接合による容量が電源電圧の安定化に寄与し
ていた。しかしながら、ＳＯＩ基板を用いた場合、半導
体集積回路は、絶縁層上の半導体層に形成するため、従
来のようなウェル層とシリコン基板とによるｐｎ接合が
存在しないので電源容量が低下するという深刻な問題が
ある。

【０００５】また、別の課題としては、製造プロセスの
微細化に伴い、配線の抵抗と寄生容量成分による遅延時
間が大きくなっている。特に、長距離の配線においては
この遅延時間によるシステム全体に与える影響が大きく
なってきている。この配線による遅延時間を削減するに
は、配線の途中にバッファや反転バッファを挿入し長距
離配線を分割する手法が一般的に用いられる。以下、こ
れらのバッファや反転バッファのことをリピータと呼
ぶ。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
スタンダードセルを用いたセミカスタム設計において
は、さまざまな論理機能を実現するセルと、電源容量を
形成するセルと、リピータとがすべて同一セル高さで構
成され、同じセル行上に配置されていた。また、レイア
ウト設計後に長距離配線によるタイミング違反が発見さ
れた場合にはスタンダードセルの駆動能力を変化させた
り、リピータセルの挿入が行われたりするため再レイア
ウトを行う必要があるので、設計工数が大きくなるとい
う問題があった。

【０００７】本発明の目的は、半導体集積回路の動作時
における電源電圧の電圧降下を小さくすると共に、リピ
ータ挿入時のレイアウト修正を最小限にしてＴＡＴを短
くすることにある。

【０００８】

【課題を解決するための手段】本発明の半導体集積回路
は、スタンダードセルライブラリに含まれる複数のセル
を配置し電気的に接続してなる半導体集積回路におい
て、論理機能を構成するためのセルが配置された機能セ
ル領域と、少なくとも電源容量を構成するためのセルが
配置された補助セル領域とを備えている。

【０００９】この構成によれば、論理機能を構成するセ
ルは機能セル領域に配置し、電源容量セルは論理機能を
構成するセルとは独立して補助セル領域に多数配置する
ことが可能となり、動作時の電源電圧の変化を小さくす
ることができる。また、リピータを形成するためのバッ
ファや反転バッファを論理機能を形成するセルとは独立
して、補助セル領域に配置することにより、リピータ挿
入時のレイアウト修正を最小限にすることができる。

【００１０】上記半導体集積回路において、補助セル領
域の高さは、機能セル領域の高さよりも低くなってい
る。これにより、半導体集積回路の面積を縮小すること
ができる。

【００１１】また、上記半導体集積回路において、補助
セル領域には、電源線とグランド線が配置されており、
機能セル領域に配置されているセルは、補助セル領域に
配置されている電源線またはグランド線を共有するよう
に配線されている。

【００１２】また、半導体集積回路において、補助セル
領域には、反転バッファまたはバッファが配置配線され
ている。

【００１３】また、上記半導体集積回路において、反転
バッファまたはバッファのセル幅は、電源容量を構成す
るセルのセル幅と同一または整数倍になっている。これ
により、リピータ挿入時に既に配置された電源容量セル
を反転バッファまたはバッファに容易に置き換えること
が可能となり、リピータ挿入時のレイアウト修正をさら
に容易にすることができる。

【００１４】また、上記半導体集積回路において、反転
バッファは、ｐチャネル型ＭＩＳＦＥＴのドレイン領域
とｎチャネル型ＭＩＳＦＥＴのドレイン領域とが同一領
域を共有している。これにより、反転バッファおよび反
転バッファを組み合わせて形成するバッファの面積を小
さくすることができ、半導体集積回路の面積を削減する
ことができる。

【００１５】また、上記半導体集積回路において、反転
バッファと電源容量とは、同一構成のＭＩＳＦＥＴを基
本セルとし、配線のレイアウトによってそれぞれの機能
を実現している。これにより、配線の繋ぎ変えのみで電
源容量と反転バッファの機能を変更することができ、設
計が容易になる。また、リピータ挿入の設計変更が生じ
た場合、配線のみの変更で済むのでＴＡＴを短くするこ
とができる。

【００１６】また、上記半導体集積回路において、半導
体集積回路は、ＳＯＩ基板上に形成されている。これに
より、ドレイン、ソースの接合容量を小さくすることが
でき、半導体集積回路の電力を削減することができる。
また、ｐチャネル型ＭＩＳＦＥＴのドレイン領域とｎチ
ャネル型ＭＩＳＦＥＴのドレイン領域とを共有した反転
バッファを容易に形成することができる。

【００１７】

【発明の実施の形態】（第１の実施の形態）図１は、本
発明の第１の実施の形態に係る半導体集積回路の構成を
示す概略配置図である。図１に示すように、本発明の半
導体集積回路は、論理機能を構成するための機能セル領
域９ａ、９ｂと、電源容量や長距離配線へのリピータを
挿入するための補助セル領域１０ａ、１０ｂ、１０ｃと
を備え、機能セル領域９ａ、９ｂ及び補助セル領域１０
ａ、１０ｂ、１０ｃは、それぞれ異なる行配列上に配置
されている。そして、スタンダードセルライブラリ１４
としては、ＡＮＤ回路８ａやＯＲ回路８ｂ、反転バッフ
ァ８ｃ、バッファ８ｄなどの半導体集積回路の論理機能
を実現するのに十分な種類を備えた第１のセルライブラ
リ群８と、電源容量５、反転バッファ６、バッファ７の
いずれかの機能を構成するための第２のセルライブラリ
群１３とを有しており、機能セル領域９ａ、９ｂには、
第１のセルライブラリ群８から選択された素子によって
構成された第１のスタンダードセル１ａ〜１ｆが配置配
線され、補助セル領域１０ａ、１０ｂ、１０ｃには第２
のセルライブラリ群１３から選択された素子によって構
成された第２のスタンダードセル２ａ〜２ｆが配置配線
されている。

【００１８】そして、第１の補助セル領域１０ａには、
第２のスタンダードセル２ａ、２ｂとグランド線３ａと
電源線４ａとが配置されており、第２の補助セル領域１
０ｂには、第２のスタンダードセル２ｃ、２ｄとグラン
ド線３ｂと電源線４ｂとが配置されており、第３の補助
セル領域１０ｃには、第２のスタンダードセル２ｅ、２
ｆとグランド線３ｃと電源線４ｃとが配置されている。

【００１９】また、第１の機能セル領域９ａは、第１の
補助セル領域１０ａと第２の補助セル領域１０ｂとの間
に位置し、第１の補助セル領域１０ａの電源線４ａと第
２の補助セル領域１０ｂのグランド線３ｂとを共有する
ように、第１のスタンダードセル１ａ〜１ｃが配置され
ている。そして、第２の機能セル領域９ｂは、第２の補
助セル領域１０ｂと第３の補助セル領域１０ｃとの間に
位置し、第２の補助セル領域１０ｂの電源線４ｂと第３
の補助セル領域１０ｃのグランド線３ｃとを共有するよ
うに、第１のスタンダードセル１ｄ〜１ｆが配置されて
いる。

【００２０】さらに、第１のスタンダードセル１ａ〜１
ｆ及び第２のスタンダードセル２ａ〜２ｆとグランド線
３ａ〜３ｃ及び電源線４ａ〜４ｃとを繋ぐ配線（図示せ
ず）や第１のスタンダードセル１ａ〜１ｆ及び第２のス
タンダードセル２ａ〜２ｆのセル間を繋ぐ配線（図示せ
ず）とから構成される。

【００２１】図２は、本発明の第１の実施の形態に係る
第２のスタンダードセルを構成する素子の一つである電
源容量５であり、（ａ）はレイアウトを示す平面図、
（ｂ）は回路図である。図２に示すように、ソースＳお
よびドレインＤはグランド線３に接続し、ゲートＧは電
源線４に接続している。これにより、ゲートＧとＭＩＳ
ＦＥＴｍｎ１のチャネル領域との間に形成された容量が
電源線４とグランド線３の間に挿入される。また、電源
線４とグランド線３は、その製造プロセスで製造可能な
最小配線間隔だけ離して配置される。これにより、電源
線４とグランド線３を形成するメタル配線間に容量が形
成され、電源容量をより大きくすることができる。

【００２２】図３は、本発明の第１の実施の形態に係る
第２のスタンダードセルを構成する素子の一つである反
転バッファ６であり、（ａ）はレイアウトを示す平面
図、（ｂ）は回路図である。反転バッファ６は、ｐチャ
ネル型ＭＩＳＦＥＴｍｐ１とｎチャネル型ＭＩＳＦＥＴ
ｍｎ１とを各１つ用いて構成されている。ｐチャネル型
ＭＩＳＦＥＴｍｐ１のソースＳは電源線４に接続され、
ゲートＧは入力端子ＩＮに接続され、ドレインＤは出力
端子ＯＵＴに接続される。ｎチャネル型ＭＩＳＦＥＴｍ
ｎ１のソースＳはグランド線３に接続され、ゲートＧは
入力端子ＩＮに接続され、ドレインＤは出力端子ＯＵＴ
に接続される。

【００２３】図３（ａ）に示すレイアウトでは、ｐチャ
ネル型ＭＩＳＦＥＴｍｐ１のドレインＤとｎチャネル型
ＭＩＳＦＥＴｍｎ１のドレインＤが同じ領域を共有する
ように配置されており、これにより回路面積を削減した
形態を示したものであり、このような形態はＳＯＩ基板
を用いることにより実現できる。なお、バルク基板を用
いる場合には、ｎチャネル型ＭＩＳＦＥＴのドレインと
ｐチャネル型ＭＩＳＦＥＴのドレインを分離したレイア
ウトにすれば良い。また、バッファは、反転バッファ６
を２つ接続して構成することができる。

【００２４】図４は、本発明の第１の実施の形態に係る
半導体集積回路の構成を示す平面図である。第１の補助
セル領域１０ａには、２つの反転バッファ６ａ、６ｂと
グランド線３ａと電源線４ａとが配置されており、この
２つの反転バッファ６ａ、６ｂを接続してバッファ７が
構成されており、第２の補助セル領域１０ｂには電源容
量５ａ、５ｂとグランド線３ｂと電源線４ｂとが配置さ
れている。また、第１の補助セル領域１０ａと第２の補
助セル領域１０ｂとの間の第１の機能セル領域９ａに
は、電源線４ａとグランド線３ｂを共有するように論理
セル１８ａ、１８ｂ、１８ｃが配置されている。

【００２５】電源容量５ａ、５ｂを配置することによ
り、論理セル１８ａ、１８ｂ、１８ｃが動作して電源線
４ａとグランド線３ｂの間に電流が流れるとき電源電圧
の変動を小さくすることができる。また、配線１１ａと
配線１１ｂは足した長さが１ｍｍ超の長距離配線である
とする。このとき、配線１１ａと配線１１ｂとの間に、
配線１１ａを入力とし、配線１１ｂを出力とするバッフ
ァ７からなるリピータが挿入されていることにより、配
線１１ａと配線１１ｂが直接つながれている場合に比べ
遅延時間を小さくできる。

【００２６】本発明の実施の形態によれば、機能セル領
域とは別に、電源容量を配置するための補助セル領域を
設けたことにより、論理機能を構成するセルとは独立し
て多数の電源容量を配置することが可能となり、動作時
の電源電圧の変化を小さくすることができる。また、論
理機能を構成するセルとは独立して、補助セル領域にリ
ピータを形成するためのバッファや反転バッファを配置
することにより、リピータ挿入時のレイアウト修正を最
小限にすることができる。

【００２７】（第２の実施の形態）図５は、本発明の第
２の実施の形態に係る第２のスタンダードセルであり、
（ａ）は基本セルのレイアウトを示す平面図、（ｂ）は
（ａ）の基本セルを用いて構成した反転バッファのレイ
アウトを示す平面図、（ｃ）は（ａ）の基本セルを用い
て構成した電源容量のレイアウトを示す平面図である。

【００２８】本実施の形態の第２のスタンダードセル
は、図５（ａ）に示すように、ソースＳとドレインＤと
ゲートＧとを有するｎチャネル型ＭＩＳＦＥＴｍｎ１と
ソースＳとドレインＤとゲートＧとを有するｐチャネル
型ＭＩＳＦＥＴｍｐ１とを各１つずつ備えている基本セ
ル１２を基にして、配線を変えることにより、電源容量
５や反転バッファ６あるいはバッファ７を形成するもの
である。

【００２９】図５（ｂ）は、基本セル１２を基にして配
線することにより形成した反転バッファ６のレイアウト
を示す平面図である。ｎチャネル型ＭＩＳＦＥＴｍｎ１
のソースＳはグランド線３に接続され、ゲートＧは入力
端子ＩＮに接続され、ドレインＤは出力端子ＯＵＴに接
続されている。ｐチャネル型ＭＩＳＦＥＴｍｐ１のソー
スＳは電源線４に接続され、ゲートＧは入力端子ＩＮに
接続され、ドレインＤは出力端子ＯＵＴに接続されてい
る。

【００３０】図５（ｃ）は、基本セル１２を基にして配
線することにより形成した電源容量５のレイアウトを示
す平面図である。ｎチャネル型ＭＩＳＦＥＴｍｎ１のソ
ースＳ及びドレインＤはグランド線３に接続され、ゲー
トＧは電源線４に接続される。ｐチャネル型ＭＩＳＦＥ
Ｔｍｐ１のソースＳ及びドレインＤは電源線４に接続さ
れ、ゲートＧはグランド線３に接続される。また、電源
線４とグランド線３は、その製造プロセスで製造可能な
最小配線間隔だけ離して配置される。これにより、電源
線４とグランド線３を形成するメタル配線間に容量が形
成され、電源容量をより大きくすることができる。

【００３１】このように、本発明の第２の実施の形態に
よれば、基本セルを基にして配線のみを変更することで
電源容量や反転バッファを構成することができるので、
機能変更を容易することができ、設計が容易になる。ま
た、リピータ挿入の設計変更が生じた場合、配線のみの
変更で済むのでＴＡＴを短くすることができる。

【００３２】

【発明の効果】本発明によれば、機能セル領域とは別に
補助セル領域を設け、補助セル領域に電源容量を配置す
ることにより、論理機能を構成するセルとは独立して、
多数の電源容量を配置することが可能となり、動作時の
電源電圧の変化を小さくすることができる。また、リピ
ータを形成するためのバッファや反転バッファを、論理
機能を形成するセルとは独立して、補助セル領域に配置
することにより、リピータ挿入時のレイアウト修正を最
小限にすることができる。

【００３３】また本発明の別の効果としては、リピータ
挿入の設計変更が生じた場合、配線のみの変更で済むの
でＴＡＴを短くすることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体集積回
路の構成を示す概略配置図

【図２】本発明の第１の実施の形態に係る第２のスタン
ダードセルを構成する素子の一つである電源容量であ
り、 （ａ）はレイアウトを示す平面図 （ｂ）は回路図

【図３】本発明の第１の実施の形態に係る第２のスタン
ダードセルを構成する素子の一つである反転バッファで
あり、 （ａ）はレイアウトを示す平面図 （ｂ）は回路図

【図４】本発明の第１の実施の形態に係る半導体集積回
路の構成を示す平面図

【図５】本発明の第２の実施の形態に係る第２のスタン
ダードセルであり、 （ａ）は基本セルのレイアウトを示す平面図 （ｂ）は（ａ）の基本セルを用いて構成した反転バッフ
ァのレイアウトを示す平面図 （ｃ）は（ａ）の基本セルを用いて構成した電源容量の
レイアウトを示す平面図

【図６】従来の半導体集積回路の構成を示す概略配置図

【符号の説明】

１ａ〜１ｆ 第１のスタンダードセル ２ａ〜２ｆ 第２のスタンダードセル ３ａ〜３ｃ グランド線 ４ａ〜４ｃ 電源線 ５ 電源容量 ６ 反転バッファ ７ バッファ ８ 第１のセルライブラリ群 ８ａ ＡＮＤ回路 ８ｂ ＯＲ回路 ８ｃ 反転バッファ ８ｄ バッファ ９ａ、９ｂ 機能セル領域 １０ａ〜１０ｃ 補助セル領域 １１ａ、１１ｂ 配線 １２ 基本セル １３ 第２のセルライブラリ群 １４ スタンダードセルライブラリ １８ａ、１８ｂ、１８ｃ 論理セル

───────────────────────────────────────────────────── フロントページの続き (72)発明者 桂 昭仁 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F038 CD02 CD14 EZ20 5F064 AA05 BB26 DD05 DD07 DD14 DD24 DD26 HH12

Claims (9)

【特許請求の範囲】
1. 【請求項１】 スタンダードセルライブラリに含まれる
   複数のセルを配置し電気的に接続してなる半導体集積回
   路において、 論理機能を構成するためのセルが配置された機能セル領
   域と、 少なくとも電源容量を構成するためのセルが配置された
   補助セル領域とを備えていることを特徴とする半導体集
   積回路。
2. 【請求項２】 請求項１記載の半導体集積回路におい
   て、 前記補助セル領域の高さは、前記機能セル領域の高さよ
   りも低いことを特徴とする半導体集積回路。
3. 【請求項３】 請求項１又は２記載の半導体集積回路に
   おいて、 前記補助セル領域には、電源線とグランド線が配置され
   ており、 前記機能セル領域に配置されている前記セルは、前記補
   助セル領域に配置されている電源線またはグランド線を
   共有するように配線されていることを特徴とする半導体
   集積回路。
4. 【請求項４】 請求項１〜３のうちのいずれか１項に記
   載の半導体集積回路において、 前記補助セル領域には、反転バッファまたはバッファが
   配置配線されていることを特徴とする半導体集積回路。
5. 【請求項５】 請求項４記載の半導体集積回路におい
   て、 前記反転バッファまたは前記バッファのセル幅は、前記
   電源容量を構成するセルのセル幅と同一または整数倍に
   なっていることを特徴とする半導体集積回路。
6. 【請求項６】 請求項４又は５記載の半導体集積回路に
   おいて、 前記反転バッファは、ｐチャネル型ＭＩＳＦＥＴのドレ
   イン領域とｎチャネル型ＭＩＳＦＥＴのドレイン領域と
   が同一領域を共有していることを特徴とする半導体集積
   回路。
7. 【請求項７】 請求項４記載の半導体集積回路におい
   て、 前記反転バッファと前記電源容量とは、同一構成のＭＩ
   ＳＦＥＴを基本セルとし、配線のレイアウトによってそ
   れぞれの機能を実現していることを特徴とする半導体集
   積回路。
8. 【請求項８】 請求項１〜７のうちのいずれか１項に記
   載の半導体集積回路において、 前記半導体集積回路は、ＳＯＩ基板上に形成されている
   ことを特徴とする半導体集積回路。
9. 【請求項９】 半導体集積回路を構成するためのスタン
   ダードセルライブラリにおいて、 前記半導体集積回路の所望の論理機能を構成するための
   複数の論理セルを備えた第１のスタンダードセル群と、 電源容量、反転バッファ及びバッファを備えた第２のス
   タンダードセル群とを備え、 前記第１のスタンダードセル群のセル高さと第２のスタ
   ンダードセル群のセル高さが異なっていることを特徴と
   するスタンダードセルライブラリ。