JPH1074917A - マスタスライス方式集積回路装置およびその配線方法 - Google Patents

Abstract

(57)【要約】 【課題】 信号を遅延させる必要がある場合に、全体の
回路構成を複雑にすることなく、配線の配置を容易に
し、また、ゲート使用率の低下を抑制することができる
マスタスライス方式集積回路装置を実現する。 【解決手段】 信号遅延が必要となる配線１１の最短経
路の近傍で未使用となるトランジスタを選択し、そのト
ランジスタのゲート電極１４を配線１１の途中に挿入接
続するとともに、そのトランジスタのソース・ドレイン
領域１３を電源またはグラウンド配線１５に接続する。
これにより、ゲート電極１４を、安定した抵抗容量成分
を有し、通常の配線１１と比較して遅延効果の大きな遅
延素子として用いることができるため、短い経路で所望
の遅延時間を実現でき、従来のように配線を迂回させる
必要もなく、また、遅延用のバッファ回路を挿入する等
の回路変更もない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、マスタスライス
方式集積回路装置およびその配線方法に関するものであ
る。

【０００２】

【従来の技術】大規模集積回路では、クロック信号によ
り回路全体の動作を制御する場合が多い。例えば、１本
のクロック信号が多数のフリップフロップのクロック入
力端子に入力され、それぞれのフリップフロップがクロ
ック信号のタイミングに合わせてほぼ同時に動作するこ
とが前提とされている。ところが、多数のフリップフロ
ップはチップのいたるところに配置されているため、各
フリップフロップのクロック入力端子に伝達されるクロ
ック信号に時間差が生じてしまう。この時間差はクロッ
クスキューと呼ばれ、大規模集積回路においてクロック
スキューの低減が要求されている。また、クロック以外
の信号においても、入出力タイミング合わせが必要な場
合がある。このような信号のタイミングをとるために、
従来は遅延用バッファ等を挿入したり、配線を迂回させ
ることによって配線経路を意図的に長くし、信号の伝達
時間を遅らせるようにしていた。しかしながらこのよう
な方法は、マスタスライス方式集積回路装置において問
題がある。これについて、以下、図面を参照しながら説
明する。

【０００３】図４はマスタスライス方式集積回路装置に
おける配線前の基本パターンの一例を示すゲートアレイ
の平面図である。図４において、１ａ，１ｂはポリシリ
コンで形成されたＰチャネルトランジスタのゲート電
極、２ａ，２ｂはポリシリコンで形成されたＮチャネル
トランジスタのゲート電極、３ａ，３ｂ，３ｃはＰチャ
ネルトランジスタのソース・ドレイン領域、４ａ，４
ｂ，４ｃはＮチャネルトランジスタのソース・ドレイン
領域、５はＰチャネルトランジスタの基板内のＮ⁺拡散
領域、６はＮチャネルトランジスタの基板内のＰ⁺ 拡散
領域である。

【０００４】この図４に示すゲートアレイは、Ｐチャネ
ルトランジスタ２個とＮチャネルトランジスタ２個とを
素子集合の１基本単位とし、これを半導体基板上のほぼ
全面に形成したものである。ここで、従来のマスタスラ
イス方式集積回路装置として、図４のゲートアレイを用
いて、図５に示す回路を実現するために配線した例を図
６に示す。図５において、ＩＮ₁ ，ＩＮ₂ ，ＩＮ₃ はイ
ンバータである。図６において、７は半導体素子の各ノ
ードへのコンタクトホール、８ａ〜８ｃ，８ｆ〜８ｈ，
８ｋは第１の配線用導電層で形成した配線、８ｉは第１
の配線用導電層で形成したＶＤＤ電源配線、８ｊは第１
の配線用導電層で形成したＶＳＳ電源配線、９ｂ，９
ｃ，９ｄは第２の配線用導電層で形成した配線、１０は
下層の第１の第１の配線用導電層と上層の第２の配線用
導電層とを接続するための層間絶縁膜（図示せず）に形
成したスルーホールであり、その他、図４と同じものに
は同一符号を付している。また、図５と図６におけるＡ
〜Ｇはそれぞれ対応している。

【０００５】この図６に示す配線例では、配線経路ＣＤ
と配線経路ＣＦとで、配線の長さが大きく異なるため、
インバータＩＮ₁ の出力（Ｂ）の信号が、インバータＩ
Ｎ₂の入力（Ｄ）に到達する時間と、インバータＩＮ₃
の入力（Ｆ）に到達する時間とで、大きな差が生じ、こ
の時間差によってタイミングがずれてしまうことにな
る。

【０００６】このような時間差を無くすためにＣＦ間の
配線（例えば配線９ｄ）を迂回させることによって配線
経路を意図的に長くし、信号の伝達時間を遅らせる方法
がある。また、このような場合に限らず、ある信号に一
定の遅延時間が必要な場合も同様である。このことを図
７を参照しながら簡単に説明する。図７は従来のマスタ
スライス方式集積回路装置での信号を遅延させる方法を
示す図であり、２１，２２はマクロセル、２３は通常の
配線、２４は基本セル領域、２５はマスタスライス方式
集積回路装置である。

【０００７】図７に示すように、マクロセル２２の入力
となるマクロセル２１の出力信号にある一定の遅延時間
が必要な場合、マクロセル２１とマクロセル２２とを接
続する配線２３を迂回させて配線２３の長さを意図的に
長くすることで信号の伝達時間を遅らせるようにしてい
た。また、従来の自動配線プログラムでは、配線２３の
長さを調整することで信号伝達時間の調整を行ってい
た。

【０００８】

【発明が解決しようとする課題】しかしながら上記従来
の構成では、配線は、通常アルミニウムで形成され、ア
ルミニウムの抵抗値は、ゲート電極に使用されるポリシ
リコン等の抵抗値と比較して非常に小さいため、遅延調
整のためにはゲート電極と比較して配線長を極端に長く
する必要があった。そのため、遅延調整のための配線に
必要な領域が大きくなり、他の配線の障害となり、全体
の配線の配置を複雑かつ困難なものとし、また、ゲート
使用率が低下するという問題があった。

【０００９】また、信号を遅延させるために、遅延用の
バッファ回路を挿入する方法もあるが、この場合、バッ
ファ回路を追加しなければならないため、そのための領
域が必要となり、また全体の回路構成も複雑になるとい
う問題があった。この発明の目的は、信号を遅延させる
必要がある場合に、全体の回路構成を複雑にすることな
く、配線の配置を容易にし、また、ゲート使用率の低下
を抑制することができるマスタスライス方式集積回路装
置およびその配線方法を提供することである。

【００１０】

【課題を解決するための手段】請求項１記載のマスタス
ライス方式集積回路装置は、多数のトランジスタを含む
基本パターンに配線を施したマスタスライス方式集積回
路装置であって、多数のトランジスタのうち未使用とな
るトランジスタのゲート電極を信号遅延が必要な配線の
一部に用いたことを特徴とする。

【００１１】この構成によれば、未使用となるトランジ
スタのゲート電極を配線の一部に用いたことにより、ゲ
ート電極は通常の配線と比較して抵抗値が大きいため遅
延効果が大きく、従来のように配線を迂回させることな
く、短い経路で所望の遅延時間を実現でき、配線の迂回
により他の配線の障害になるということがないため、配
線の配置も容易であり、ゲート使用率の低下を抑制する
ことができる。また、遅延用のバッファ回路を挿入する
等の回路変更がないため全体の回路構成を複雑にするこ
ともない。

【００１２】請求項２記載のマスタスライス方式集積回
路装置は、請求項１記載のマスタスライス方式集積回路
装置において、ゲート電極を配線の一部として用いた未
使用となるトランジスタのソース・ドレイン領域の電位
を電源電位またはグラウンド電位に固定している。この
ように、ゲート電極を配線の一部として用いたトランジ
スタのソース・ドレイン領域の電位を電源電位またはグ
ラウンド電位に固定することにより、ゲート電極を、抵
抗成分としてだけでなく、安定した容量成分を有する遅
延素子として用いることができる。

【００１３】請求項３記載のマスタスライス方式集積回
路装置の配線方法は、多数のトランジスタを含む基本パ
ターンに配線を施すマスタスライス方式集積回路装置の
配線方法であって、多数のトランジスタのうち信号遅延
が必要となる配線の最短経路の近傍で未使用となるトラ
ンジスタを１つ以上選択し、この選択したトランジスタ
のゲート電極を信号遅延が必要となる配線の一部として
接続するとともに選択したトランジスタのソース・ドレ
イン領域を電源またはグラウンドに接続することを特徴
とする。

【００１４】この配線方法により、信号遅延が必要とな
る配線の最短経路の近傍で未使用となるトランジスタの
ゲート電極を、安定した抵抗容量成分を有し、通常の配
線と比較して遅延効果の大きな遅延素子として用いるこ
とができるため、従来のように配線を迂回させることな
く、短い経路で所望の遅延時間を実現でき、配線の迂回
により他の配線の障害になるということがないため、配
線の配置も容易であり、ゲート使用率の低下を抑制する
ことができる。また、遅延用のバッファ回路を挿入する
等の回路変更がないため全体の回路構成を複雑にするこ
ともない。

【００１５】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照しながら説明する。 〔第１の実施の形態〕図１はこの発明の第１の実施の形
態におけるマスタスライス方式集積回路装置の平面図で
あり、ここでは、従来例同様、図４のゲートアレイを用
いて、図５に示す回路を実現するために配線した例を示
す。図１において、７は半導体素子の各ノードへのコン
タクトホール、８ａ〜８ｈはアルミニウム膜からなる第
１の配線用導電層で形成した配線、８ｉはアルミニウム
膜からなる第１の配線用導電層で形成したＶＤＤ電源配
線、８ｊはアルミニウム膜からなる第１の配線用導電層
で形成したＶＳＳ電源配線、９ａ〜９ｃはアルミニウム
膜からなる第２の配線用導電層で形成した配線、１０は
下層の第１の配線用導電層と上層の第２の配線用導電層
とを接続するための層間絶縁膜に形成したスルーホール
であり、また、Ｐは配線の一部となり未使用のトランジ
スタのゲート電極２ｂを構成するポリシリコン膜であ
る。その他、図４と同じものには同一符号を付し、その
説明を省略する。また、図５と図１におけるＡ〜Ｇはそ
れぞれ対応している。

【００１６】この実施の形態では、従来例の図６におけ
る長い配線経路ＣＤと短い配線経路ＣＦの間の時間差を
調整するために、図６の短い配線経路ＣＦ上の配線９
ｄ，８ｋを、図１の配線９ａ，８ｄ，ポリシリコン膜Ｐ
および配線８ｅに置き換えている。なお、配線９ａと８
ｄ間はスルーホール１０を介して接続し、配線８ｄとポ
リシリコン膜Ｐ間およびポリシリコン膜Ｐと配線８ｅ間
はそれぞれのコンタクトホール７を介して接続してい
る。

【００１７】このように、未使用のトランジスタのゲー
ト電極のポリシリコン膜Ｐを短い配線経路ＣＦの一部と
して用いることにより、図６の配線経路ＣＦに比べて信
号遅延時間が増加し、長い配線経路ＣＤの信号遅延時間
に近づけることができ、時間差を少なくすることができ
る。これは、第１および第２の配線用導電層を構成する
アルミニウム膜に比べて、トランジスタのゲート電極１
ａ，１ｂ，２ａ，２ｂを構成するポリシリコン膜の方が
抵抗値が大きいため、ポリシリコン膜を配線の一部とし
て用いることにより短い経路でも大きな抵抗値を得るこ
とができるためである。

【００１８】以上のようにこの実施の形態によれば、信
号伝達時間調整のため未使用のトランジスタのゲート電
極のポリシリコン膜Ｐを配線経路ＣＦの一部として用い
ることにより、遅延用のバッファ回路を挿入する等の回
路変更がないため全体の回路構成を複雑にすることな
く、また、信号遅延のため配線を迂回させて配線長を長
くすることにより他の配線の障害になるということがな
いため、配線の配置も容易であり、ゲート使用率の低下
を抑制することができる。

【００１９】なお、配線の一部としてポリシリコン膜の
ゲート電極１ａ，１ｂ，２ａ，２ｂを使用することによ
り、どの程度信号遅延時間に影響するかについては、ゲ
ートアレイのポリシリコン膜の幅および長さが一律に決
まっているため、事前に容易に予測することができる。
また、このことについては、第２の実施の形態で詳しく
述べる。

【００２０】また、ゲートアレイでは、ポリシリコン膜
のゲート電極１ａ，１ｂ，２ａ，２ｂの位置が予め決ま
っているため、概略配線時に予め遅延時間を考慮し、ポ
リシリコン膜の位置にあった配線経路を決めれば、配線
効率を高めることができる。また、ポリシリコン膜のゲ
ート電極１ａ，１ｂ，２ａ，２ｂの形状についても、コ
ンタクトホールで接続できる場所を複数もつように設計
すれば、配線抵抗値を柔軟に変更することができる。

【００２１】〔第２の実施の形態〕図２はこの発明の第
２の実施の形態におけるマスタスライス方式集積回路装
置の要部の平面図であり、１１はアルミニウム膜からな
る通常の配線、１２はコンタクトホール、１３はＮ型ま
たはＰ型の拡散層からなるトランジスタのソース・ドレ
イン領域、１４はポリシリコン膜からなるトランジスタ
のゲート電極、１５は電源またはグラウンド配線であ
る。

【００２２】図２は前段の出力ピンと次段の入力ピンと
を接続する最短の配線経路の近傍にある未使用の１つの
トランジスタ領域を示しており、この実施の形態では、
前段の出力ピンと次段の入力ピンとを接続する配線１１
の途中に、コンタクトホール１２を介して未使用のトラ
ンジスタのゲート電極１４を接続するとともに、その未
使用のトランジスタのソース・ドレイン領域１３をコン
タクトホール１２を介して電源またはグラウンド配線１
５に接続している。これにより、ソース・ドレイン領域
１３の電位が電源またはグラウンド電位に固定され、ゲ
ート電極１４を抵抗成分だけでなく安定した容量成分を
有する遅延素子として用いることができる。また、図２
では、未使用のトランジスタのゲート電極１４を配線１
１の途中に１個接続しているが、必要に応じて複数個接
続することにより、所望の遅延値を得ることができる。
この場合、複数のゲート電極１４を直列接続や並列接続
などにより、所望の遅延値を実現できるように接続すれ
ばよい。

【００２３】このように遅延素子として用いるゲート電
極１４を通常の配線１１と比較すると、最小線幅は通常
の配線１１よりゲート電極１４の方が小さく、シート抵
抗値はゲート電極１４の方が大きい。例えば、ゲート電
極１４の最小線幅が通常の配線１１の１／３倍で、ゲー
ト電極１４のシート抵抗値が通常の配線１１の５００倍
とすると、同一配線長では、ゲート電極１４の抵抗値が
通常の配線１１の１５００倍となる。

【００２４】また、単位面積当りの容量値は、ソース・
ドレイン領域１３がグラウンド電位に固定されている場
合、ゲート電極１４の方が通常の配線１１より大きい。
例えば、ゲート電極１４の単位面積当りの容量を通常の
配線１１の６０倍とすると、同一配線長では、その容量
値は２０倍となる。そして、配線部分の遅延時間は、そ
の抵抗値と容量値との積で決定される。ここで、同一配
線長の一配線セグメントあたりの遅延値を計算すると、 １５００×２０＝３００００（倍） となり、同一配線長であれば、ゲート電極１４は通常の
配線１１の約３００００倍の遅延効果が得られることに
なる。

【００２５】なお、実際には、ゲート電極１４とソース
・ドレイン領域１３との電位差で容量が決定され、トラ
ンジスタが動作していなければ、ソース・ドレイン領域
１３が電源電位に固定されている場合も、グラウンド電
位に固定されている場合も同じである。ソース・ドレイ
ン領域１３を電源電位に固定するか、グラウンド電位に
固定するかはトランジスタの種類で決定され、Ｐチャネ
ルトランジスタの場合には電源電位に固定し、Ｎチャネ
ルトランジスタの場合にはグラウンド電位に固定する。

【００２６】以上のようにこの実施の形態によれば、信
号遅延が必要となる配線１１の最短経路の近傍で未使用
となるトランジスタを選択し、そのトランジスタのゲー
ト電極１４を配線１１の途中に挿入接続するとともに、
そのトランジスタのソース・ドレイン領域１３を電源ま
たはグラウンド配線１５に接続することにより、ゲート
電極１４を、安定した抵抗容量成分を有し、通常の配線
１１と比較して遅延効果の大きな遅延素子として用いる
ことができるため、従来のように配線を迂回させること
なく、短い経路で所望の遅延時間を実現でき、配線の迂
回により他の配線の障害になるということがないため、
全体の配線の配置も容易であり、ゲート使用率の低下を
抑制することができる。また、遅延用のバッファ回路を
挿入する等の回路変更がないため全体の回路構成を複雑
にすることもない。

【００２７】また、この実施の形態における未使用のト
ランジスタのゲート電極を遅延素子として利用するため
の自動配線プログラムは、例えば図３に示すようなアル
ゴリズムとなる。図３に示すように、まず、ステップＳ
１で、信号の出力ピンと入力ピンの間およびその近傍に
なる未使用のトランジスタを識別し、そのうち出力ピン
と入力ピン間の最短経路の近くのものを１つ以上選択す
る。

【００２８】つぎに、ステップＳ２で、選択したトラン
ジスタのソース・ドレイン領域を電源またはグラウンド
の電位に固定する。つぎに、ステップＳ３で、入力ピン
側からの配線を選択したトランジスタのゲート電極の一
方の端（一端）に、出力ピン側からの配線を選択したト
ランジスタのゲート電極のもう一方の端（他端）に、そ
れぞれ接続する。なお、入力ピン，出力ピンからゲート
電極までの配線は、通常の配線層を利用する。

【００２９】つぎに、ステップＳ４で、信号の遅延時間
を計算する。つぎに、ステップＳ５で、十分な遅延時間
が得られたどうかを判断し、十分な遅延時間が得られて
いない場合にはステップＳ１に戻り、十分な遅延時間が
得られた場合には、その信号の配線を終了する。以上の
アルゴリズムを、一定の遅延時間が必要な信号の配線す
べてについて適用して、配線する。

【００３０】なお、上記第１および第２の実施の形態で
は、通常の配線にアルミニウム膜を用い、トランジスタ
のゲート電極にポリシリコン膜を用いたものとして説明
したが、ゲート電極が通常の配線と比較して抵抗値が大
きく遅延効果の大きいものであれば、同様の効果を得る
ことができる。なお、第１の実施の形態では、ソース・
ドレイン領域を電源またはグラウンド電位に固定してい
ないため、容量が不定になり、遅延値の計算精度が、第
２の実施の形態と比べて低下するが、ソース・ドレイン
領域との接続が不要であるため、第２の実施の形態と比
べて容易に実現できる。

【００３１】

【発明の効果】請求項１記載のマスタスライス方式集積
回路装置は、基本パターンに含まれる多数のトランジス
タのうち未使用となるトランジスタのゲート電極を信号
遅延が必要な配線の一部に用いたことにより、ゲート電
極は通常の配線と比較して抵抗値が大きいため遅延効果
が大きく、従来のように配線を迂回させることなく、短
い経路で所望の遅延時間を実現でき、配線の迂回により
他の配線の障害になるということがないため、配線の配
置も容易であり、ゲート使用率の低下を抑制することが
できる。また、遅延用のバッファ回路を挿入する等の回
路変更がないため全体の回路構成を複雑にすることもな
い。

【００３２】請求項２記載のマスタスライス方式集積回
路装置は、請求項１記載のマスタスライス方式集積回路
装置において、ゲート電極を配線の一部として用いた未
使用となるトランジスタのソース・ドレイン領域の電位
を電源電位またはグラウンド電位に固定することによ
り、ゲート電極を、抵抗成分としてだけでなく、安定し
た容量成分を有する遅延素子として用いることができ
る。

【００３３】請求項３記載のマスタスライス方式集積回
路装置の配線方法は、基本パターンに含まれる多数のト
ランジスタのうち信号遅延が必要となる配線の最短経路
の近傍で未使用となるトランジスタを１つ以上選択し、
この選択したトランジスタのゲート電極を信号遅延が必
要となる配線の一部として接続するとともに選択したト
ランジスタのソース・ドレイン領域を電源またはグラウ
ンドに接続することにより、信号遅延が必要となる配線
の最短経路の近傍で未使用となるトランジスタのゲート
電極を、安定した抵抗容量成分を有し、通常の配線と比
較して遅延効果の大きな遅延素子として用いることがで
きるため、従来のように配線を迂回させることなく、短
い経路で所望の遅延時間を実現でき、配線の迂回により
他の配線の障害になるということがないため、配線の配
置も容易であり、ゲート使用率の低下を抑制することが
できる。また、遅延用のバッファ回路を挿入する等の回
路変更がないため全体の回路構成を複雑にすることもな
い。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態におけるマスタス
ライス方式集積回路装置の平面図である。

【図２】この発明の第２の実施の形態におけるマスタス
ライス方式集積回路装置の要部の平面図である。

【図３】この発明の第２の実施の形態における配線方法
のアルゴリズムを示す図である。

【図４】マスタスライス方式集積回路装置における配線
前の基本パターンの一例を示すゲートアレイの平面図で
ある。

【図５】マスタスライス方式集積回路装置に用いる回路
例を示す図である。

【図６】従来のマスタスライス方式集積回路装置の平面
図である。

【図７】従来のマスタスライス方式集積回路装置での信
号を遅延させる方法を示す図である。

【符号の説明】

１ａ，１ｂ Ｐチャネルトランジスタのゲート電極 ２ａ，２ｂ Ｎチャネルトランジスタのゲート電極 ３ａ〜３ｃ Ｐチャネルトランジスタのソース・ドレイ
ン領域 ４ａ〜４ｃ Ｎチャネルトランジスタのソース・ドレイ
ン領域 ５ Ｐチャネルトランジスタの基板内のＮ⁺ 拡散領域 ６ Ｎチャネルトランジスタの基板内のＰ⁺ 拡散領域 ７ コンタクトホール ８ａ〜８ｈ 第１の配線用導電層で形成した配線 ８ｉ 第１の配線用導電層で形成したＶＤＤ電源配線 ８ｊ 第１の配線用導電層で形成したＶＳＳ電源配線 ９ａ〜９ｃ 第２の配線用導電層で形成した配線 １０ スルーホール Ｐ 配線の一部として用いたゲート電極を形成するポリ
シリコン膜 １１ 配線 １２ コンタクトホール １３ トランジスタのソース・ドレイン領域 １４ トランジスタのゲート電極 １５ 電源またはグラウンド配線

Claims (3)

【特許請求の範囲】
1. 【請求項１】 多数のトランジスタを含む基本パターン
   に配線を施したマスタスライス方式集積回路装置であっ
   て、 前記多数のトランジスタのうち未使用となるトランジス
   タのゲート電極を信号遅延が必要な配線の一部に用いた
   ことを特徴とするマスタスライス方式集積回路装置。
2. 【請求項２】 ゲート電極を配線の一部として用いた未
   使用となるトランジスタのソース・ドレイン領域の電位
   を電源電位またはグラウンド電位に固定した請求項１記
   載のマスタスライス方式集積回路装置。
3. 【請求項３】 多数のトランジスタを含む基本パターン
   に配線を施すマスタスライス方式集積回路装置の配線方
   法であって、 前記多数のトランジスタのうち信号遅延が必要となる配
   線の最短経路の近傍で未使用となるトランジスタを１つ
   以上選択し、この選択したトランジスタのゲート電極を
   前記信号遅延が必要となる配線の一部として接続すると
   ともに前記選択したトランジスタのソース・ドレイン領
   域を電源またはグラウンドに接続することを特徴とする
   マスタスライス方式集積回路装置の配線方法。