JPS61269331A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体装置に関するものであり、特に、複数
の入出力端子を有する半導体装置に適用して有効な技術
に関するものである。

［背景技術］ 半導体装置には、他の半導体装置と接続するための入出
力端子、すなわちボンディングパッドが複数設けられて
いる。

この入出力端子を本発明者が検討した結果、電源端子と
して用いられる端子の配置位置がユーザーの希望によら
ず決定されているという問題点を見出した。

なお、入出力端子に関する技術については１例えば、特
願昭５９−１００４８４号シ；記載されている。

［発明の目的］ 本発明の目的は、半導体装置に設けられる複数の入出力
端子のいずれかをユーザーの希望に応じて電源端子とす
ることが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、電源端子として用いられる入出力端子の配置
位置をユーザーの希望に応じて設定するものである。

以下、本発明の構成について、実施例とともに説明する
。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、そのくり返しの説明は
省略する。

［実施例■］ 実施例■は、半導体基板に、予じめＮＡＮＤゲート、Ｎ
ＯＲゲート等の論理回路を構成するための複数のＭ　Ｉ
　Ｓ　ＦＥＴを形成し、配線工程で前記ＭＩＳＦＥＴを
電気的に接続して論理を構成するゲートアレイに本発明
を適用した一例について説明する。

まず、ゲートアレイ方式の半導体装置の概略の構成を説
明し、次に前記半導体装置の具体的な製造方法を説明す
る。

第１図は、本実施例を説明するためのゲートアレイ方式
の半導体装置の平面図である。

１はｎ−型の半導体基板であり、中央部にＮＡＮＤゲー
ト、ＮＯＲゲート等の論理ゲートを構成する基本セル列
２が設けてあり、周辺部には人出バッファ回路３と、半
導体装置の人出端子であるボンディングパッド４とが設
けである。入出力バッファ回路３は、相補型のＭ　Ｉ　
Ｓ　ＦＥＴ　（Ｃ−Ｍ　ｌ５ＦＥＴ）によって構成され
ており（第２図参照）、同様に基本セル列２も相補型の
ＭＩＳＦＥＴによって構成しである。第１ＷＩには図示
していないが（第４＠参照）、入出力バッファ回路３を
構成するＭ　Ｉ　Ｓ　ＦＥＴの上部には第３層目の導電
層からなるＶｃｃ電位、例えば５［ｖ］用の電源配線と
Ｖ　ｓ　ｓ電位、例えば０［ｖ］用の電源配線とが半導
体基板ｌの周辺を周回するように、並行して設けである
。

ボンディングパッド４ＡはＶｃｃｌｌＪ用であり。

ボンディングパッド４ＢはＶｓｓ用のものである。

他のボンディングパッド４は入出力信号用のボンディン
グパッドである。

本実施例の半導体装置では、前記ボンディングパッド４
Ａおよび４Ｂの配置位置は図に示した位置に限定される
ものではなく、ユーザーの希望に応じて任意の位置に設
定することができる。

次に、前記Ｖｃｃ電源用ボンディングパッド４Ａおよび
Ｖｓｓ電源用ボンディングパッド４Ｂをユーザーの希望
に応じて任意の位置に設定できることを、半導体装置の
製造方法とともに第２図乃至第４図を用いて説明する。

第２図乃至第４図は、第１図に示したＶｃｃ電源用ボン
ディングパッド４Ａ、Ｖｓｓ電源用ボンディングパッド
４Ｂおよびそれらの側部の人出力バッファ回路３の製造
工程における平面図である。

まず、第２図に示すように、半導体基板１に周知の技術
によって、Ｐ−型ウェル領域５および図示していないが
、フィールド絶縁膜、Ｐ＋型チャネルストッパ領域を形
成する。次に、半導体基板１にＶｃｃ電位を印加するた
めの基板バイアス用ｎ＋型半導体領域６、ウェル領域５
にＶｓｓ電位を印加するためのウェルバイアス用ｐ＋型
半導体領域７、ＭＩＳＦＥＴのゲート絶縁膜（図示して
いない）、ゲート電極８、ソース、ドレインとなるｎ＋
型半導体領域９あるいはＰ＋型半導体領域１０をそれぞ
れ形成する。なお、基本セル列２を構成するためのｎチ
ャネル型ＭＩＳＦＥＴが設けられるｐウェル領域は、前
記ウェル領域５と同一工程で形成する。同様に、基本セ
ル列２を構成するｎチャネル型ＭＩＳＦＥＴあるいはｐ
チャネル型Ｍ　Ｉ　Ｓ　ＦＥＴのゲート絶縁膜およびソ
ース、ドレインは、前記ゲート絶縁膜、ｎ＋型半導体領
域９またはＰ＋型半導体領域１０と同一工程で形成する
。

本実施例では、前記ゲート電極８は製造工程における第
１層目の導電層からなり、ＣＶＤ技術によって得られる
多結晶シリコン層を用いて形成する。この第１層目の導
電層はＭＩＳＦＥＴのゲート電極８を構成するためだけ
に用い１人出力バッファ回路３および基本セル列２を構
成するＭＩＳＦＥＴ間を接続する配線として用いていな
い。

次に、ゲート電極８を覆う絶縁膜（図示していない）を
形成するのであるが、この絶縁膜の説明は省略する。以
後の説明においても、導電層間に設けられる絶縁膜およ
びその絶縁膜を選択的に除去して形成される接続孔の説
明は省略する。

なお、ゲート電極８を覆う絶縁膜までをユーザーからの
注文を受ける以前に形成しておいてもよく、さらに半導
体領域９．１０上の絶縁膜をエツチングして接続孔を形
成しておいてもよい。

次に、第３図に示すように、製造工程における第２層目
の導電層を形成する０本実施例では、第２層目の導電層
を電子ビーム蒸着によって得られるアルミニュウムを用
いて形成するが、多結晶シリコン層を用いることもでき
る。

前記第２層目の導電層からなる信号配線１１によって入
出力バッファ回路３．すなわちインバータを構成し、ま
たそのインバータに対応するボンディングパッド４の一
部を形成する。このとき。

図に示すように、Ｖｃｃｌｌ：源用ボンディングパッド
４ＡおよびＶ　ｓ　ｓ電源用ボンディングパッド４Ｂも
形成するが、それに対応して設けられている入出力バッ
ファ回路３を構成するためのＭＩＳＦＥＴは、インバー
タを構成しないようにする。したがって、ボンディング
パッド４Ａと４Ｂには、実質的に入出力バッファ回路３
が設けられない。

ボンディングパット４Ａおよび４Ｂから延びるバイアス
用半導体領域６に接続し、電源接続用配線１１Ｂはウェ
ルバイアス用半導体領域７に接続する。なお、これら第
２層目の導電層を形成する工程で、基本セル列２間を接
続する導電層（図示していない）を形成する。

次に、第４図に示すように、製造工程における第３層目
の導電層によって、半導体基１の周辺を周廻するように
設けられるＶｃｅ電源配線１２ＡとＶｓｓ電源配線１２
Ｂを形成する。また先に形成したボンディングパッド４
の一部を構成する第２層目の導電層の上に新に第３層目
の導電層を形成して、ボンディングパッド４を完成させ
る。

一方、基本セル列２を構成するｐチャネルＭＩＳＦＥＴ
の上にもＶｃｃ電源配線が設けられ、またｎチャネルＭ
ＩＳＦＥＴの上にもＶｓｓ電源配線が設けられる。この
基本セル列２に設けられる電源配線は、前記Ｖｃｃ電源
配線１２ＡまたはＶ＠Ｓ電源配線１２Ｂに接続する。

以上の製造工程を経て、本実施例の半導体装置は、完成
する。

前記電源用ボンディングパッド４Ａは、外部の電源供給
置の５　［Ｖ］電源と半導体基板１の周辺に設けたＶｃ
ｅ電源配線１２Ａとを接続し、同様に電源用ボンディン
グパッド４Ｂは、電源供給装置の０［ｖ］電源とＶ　ｇ
　ｓ電源配線１２Ｂとを接続する。

Ｖｃｅ電源用のボンディングパッド４ＡおよびＶ　ｓ　
ｓ電源用のボンディングパッド４Ｂを配置する位置は、
メーカーによって各社各様である。

このため１本実施例のゲートアレイ方式の半導体装置と
、図示していない他の半導体装置を例えば実装基板に配
置して、それらの間を電気的に接続する際に、Ｖｃｅ電
源用のボンディングパッド４Ａと、Ｖｓｓ電源用のボン
ディングパッド４Ｂとを半導体基板ｌの中心線に対して
対称に配置した方が半導体装置間の接続する電源配線を
縮小できることがあり、またその電源配線に重畳するノ
イズを低減できることもある。

このようなとき、本実施例の半導体装置では、各社のボ
ンディングパッド４の配置に合せて、あるいはユーザー
の希望に合せて、複数のボンディングパッド４のうちの
いずれかをＶｃｃ電源用ボンディングパッド４Ａとし、
またＶｓｓ電源用のボンディングパッド４Ｂとすること
ができる。

一方、ボンディングパッド４Ｃが接続されている人出力
バッファ回路３Ａが、クロックパルスを発生する発振回
路に接続されていると、その発振回路の動作時にはボン
ディングパッド４Ｃの電位は激しく変動する。ところが
、それぞれの入出力バッファ回路３を構成するＭ　Ｉ　
Ｓ　ＦＥＴは共通のＶｃｃ電源配線またはＶｓｓ電源配
線に接続されている。このため、前記Ｖｃｃ電源用のボ
ンディングパッド４Ａと、Ｖｓｓ電源用のボンディング
パッド４Ｂとを前記ボンディングパッド４Ｃの。

例えば対向するような位置に配置すると、それらの間に
設けられている入出力バッファ回路３の信号電流に激し
いノイズが重畳してしまう。

そこで、本実施例では、ユーザーの希望に応じて前記の
ように、ボンディングパッド４Ｃの側部のボンディング
パッド４Ａをｖｃｃ電源用のボンディングパッドとし、
同様にボンディングパッド４ＢをＶｓｓ電源用のボンデ
ィングパッドとしたものである。

すなわち、本実施例の半導体装置では、ボンディングパ
ッド４Ａおよび４Ｂを配置する位置は、第１図示した位
置に限定されるものではなく、複数のボンディングパッ
ド４のうちのいずれか任意のもをＶｃｃ電源用のボンデ
ィングパッド４Ａとすることができる。同様に、複数の
ボンディングパッド４のうちのいずれか任意のものをＶ
ｓｓ電源用のボンディングパッド４Ｂとすることができ
る。

［実施例■］ 実施例■は１本発明の製造方法によって単結晶シリコン
からなるウェハ型の半導体基板１に半導体装置を形成し
たものである。

第５図１よ、ウェハ型の半導体基板１に構成した半導体
装置の概略を示す平面図である。

第５図において、１３はメモリ、ロジックあるいはタイ
ミングパルス発生回路等の電子回路を構成した半導体素
子形成領域であり、それらの周囲を周廻するようにＶｃ
ｃ電源用配線１２ＡとＶｓＳ電源用配、１ｉ１２Ｂが設
けである。

本実施例の半導体装置においては、入出力バツファ回１
８３は半導体素子形成領域１３に形成したので、ボンデ
ィングパッド４と前記電源配線１２Ａ、１２Ｂの間には
、実施例■で説明した人出カバソファ回路３が設けられ
ていない。また、ＤＲＡＭ等のメモリはユーザーの注文
を受ける以前に形成しておく必要があり、それには製造
工程における第１層目の導電層と第２層目の導電層を用
いるので、ボンディングパッド４と半導体素子形成領域
１３を接続する信号配線１１および電源用ボンディング
パッド４Ａ、４Ｂと電源配線１２Ａ、１２Ｂを接続する
接続用電源配線１１Ａ、１１Ｂは、製造工程における第
３層目の導電層で形成する。したがって、Ｖｃｃｍ源用
配線用配線１Ａ　トＶ　ｓＳ電源用配線１２Ｂは、製造
工程における第４層目の導電層で形成するようにする。

以上のように、ウェハ型の半導体装置においても、電源
用ボンディングパッド４Ａ、４Ｂを配置する位置はユー
ザーの希望に応じて設定することができる。

［効果コ 本願によって開示された新規な技術によれば、次の効果
を得ることができる。

（１）、入出力端子の配置位置をユーザーの希望に応じ
て設定し、回路を構成する配線を形成する工程で形成す
ることにより、電源用ボンディングパッドを配置する位
置が制約されないので、複数設けられるボンディングパ
ッドのいずれでも電源用ボンディングパッドにすること
ができる。

（２）、前記（１）により、各社各様の電源用ボンディ
ングパッドの配置に合せて電源用ボンディングパッドを
配置することができるので、半導体装置の間を接続する
電源用配線の配線長を縮小することができる。

（３）、前記（１）により、電位変動の激しいボンディ
ングパッドの側部に容易に電源用ボンディングパッドを
配置することができるので、前記電位変動の激しいボン
ディングパッド以外のボンディングパッドに接続されて
いる入出力バッファ回路に重畳するノイズを低減して半
導体装置の電気的動作の安定性を向上することができる
。

（４）、電源用ボンディングパッドに対応して設けられ
、人出力バッファ回路を構成するために用いられないＭ
ＩＳＦＥＴを前記電源用ボンディングパッドに接続した
ことにより、電源用ボンディングパッドにダイオードが
付加されるので、ダイオードを構成するための専用の半
導体素子を設けずに電源用ボンディングパッドに流入す
るサージ電圧を減衰させることができる。

以上、本発明を実施例にもとすき具体的に説明したが、
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変形可能であることは
いうまでもない。

例えば、バイポーラトランジスタによって構成される半
導体装置であっても、本発明は適用することができるの
は勿論、また導電層の暦数に限定されないのは、前記実
施例より明らかである。

また、入出力端子はボンディングパッドに限らず、突起
電極であってもよい。

【図面の簡単な説明】

第１図は１本発明の実施例■を説明するためのゲートア
レイ方式の半導体装置の平面図、第２図乃至第４図は、
第１図に示した半導体装置の製造工程におけるボンディ
ングパッドおよび人出力バッファ回路の平面図である。 第５図は１本発明の実施例■を説明するためのウェハ型
の半導体基板に構成した半導体装置の平面図である。 ■・・・半導体基板、２・・・基本セル列、３・・・入
出力バッファ回路、４，４Ａ、４Ｂ、４Ｃ・・・ボンデ
ィングパッド、５・・・ウェル領域、６．７，９．１０
・・・半導体領域、８・・・ゲート電極、１１．１１Ａ
、１１Ｂ、１２Ａ、１２Ｂ・・・配線、１３・・・半導
体素子形成領域。

Claims (1)

1. 【特許請求の範囲】 １、複数の半導体素子を有する電子回路を構成した半導
   体装置の製造方法において、入出力端子の配置位置をユ
   ーザーの希望に応じて設定して、回路構成用配線を形成
   する工程で形成することを特徴とする半導体装置の製造
   方法。 ２、前記半導体素子を半導体基板に形成する特許請求の
   範囲第１項に記載の半導体装置の製造方法。 ３、前記回路構成用配線は、予じめ前記半導体素子を半
   導体基板に形成した後に形成する特許請求の範囲第１項
   に記載の半導体装置の製造方法。 ４、前記入出力端子として用いられるボンディングパッ
   ドまたは突起電極を半導体基板の周辺に複数形成する特
   許請求の範囲第１項に記載の半導体装置の製造方法。 ５、前記ユーザーの希望に応じて配置位置が設定される
   入出力端子は、電源端子である特許請求の範囲第１項に
   記載の半導体装置の製造方法。 ６、前記回路構成用配線を形成する工程は、半導体素子
   間を接続する信号配線とともに、半導体装置の電源配線
   を形成する特許請求の範囲第１項に記載の半導体装置の
   製造方法。 ７、前記回路構成用配線を形成する工程は、前記前記電
   源配線と所定の入出力端子を接続する配線を形成する特
   許請求の範囲第１項に記載の半導体装置の製造方法。