JPS61125047A

JPS61125047A - 半導体集積回路装置

Info

Publication number: JPS61125047A
Application number: JP24600984A
Authority: JP
Inventors: Michiro Abe; 道郎阿部
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-11-22
Filing date: 1984-11-22
Publication date: 1986-06-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［技術分野］本発明は、半導体集積回路装置の放熱技術に関するもの
であり、特に１周辺回路のトランジスタから発生する熱
の放熱技術に適用して有効な技術に関するものである。

［背景技術］半導体集積回路袋［（Ｉ　Ｃ）では、その周辺部にレベ
ル変換、波形整形等を行うための入出力回路が設けであ
る。入出力回路、特に出力回路を構成するトランジスタ
には、複数のＩＣの間を接続する導電層の寄生容量、配
線抵抗によって出力信号が減衰するのを充分に補うため
に、大きな増幅率を有するものが設けである。

本発明者は、前記出力回路を構成するトランジスタを検
討した結果、このトランジスタには２［ｍＡ］程度の大
電流が流れるので、トランジスタを動作する際に大量の
熱が発生し、この熱によってトランジスタのしきい値電
圧、内部抵抗等が変化するという問題点を見出した。

なお、トランジスタが動作する際に発生する熱およびそ
の影響については、例えば丸首発行、集積回路ハンドブ
ック、　１９６８年１１月２５日発行、ｐ５３６乃至”
’ｐ”５４３に記載されている。

［発明の目的］本発明の目的は、ＩＣの放熱効果を向上することが可能
な技術を提供することにある。

本発明の他の目的は、ＩＣの電気的信頼性を向上するこ
とが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、多層配線を用いたＩＣにおいて、周辺回路の
トランジスタに接続される電源配線を最上層の配線とす
ることにより、前記電源配線の上に設けられ熱伝導の悪
い絶縁膜を薄くして、トランジスタから発生する熱の放
熱効果を向上するものである。

以下、本発明の構成について、実施例とともに説明する
。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、そのくり返しの説明は
省略する。

［実施例］本実施例は、本発明を適用したゲートアレイ方式のＩＣ
の例である。

以下、本実施例について図面を用いて説明する。

第１図乃至第５図は１本実施例のゲートアレイ方式のＩ
Ｃを説明するための図であり、第１図は、ゲートアレイ
方式のＩＣの平面図、第２図は、前記ｔＣの周辺回路の
要部の平面図、第３図は、導電層を除去して示めす周辺
回路の要部の平面図、第４図は、第２図の１Ｖ−ＩＶ切
断線における断面図、第５図は、第２図の■−ｖ切断線
における断面図である。

なお、第２図および第３図は、ＩＣの要部の構成を見易
くするために、層間絶縁膜を図示していない。

第１図乃至第５図において、ｌはｐ−型単結晶シリコン
からなる半導体基板であり、所定表面部にｎ−型ウェル
領域２とｐ＋型チャネルス１−ツバ領域３とが設けであ
る。

４は相補型Ｍ　Ｉ　Ｓ　ＦＥＴを列状に配置して構成し
た基本セル列であり、ＮＡＮＤゲート、ＮＯＲゲート等
の論理回路が構成しである。これらの論理回路の出力信
号は１周辺回路５に設けた出力バッファによって増幅あ
るいはレベル変換等を行った後に、ポンディングパッド
６を通して外部のＩＣへ出力される。外部のＩＣからの
入力信号は、周辺回路５に設けた入カバソファによって
レベル変換あるいは波形整形を行った後に、基本セル列
４に構成した論理回路に入力される。

７はｐチャネル型Ｍ　Ｉ　Ｓ　ＦＥＴであり、ｎチャネ
ル型ＭＩＳＦＥＴ８と共に出カバソファ回路を構成して
いる。ＭＩＳＦＥＴ７および８は、ゲート絶縁膜９．ゲ
ート電極１０、ソース領域またはドレイン領域となる半
導体領域１１およびチャネル領域とから構成しである。

ＭＩＳＦＥＴ７の半導体領域１１は、ｐ＋型であり、Ｍ
ＩＳＦＥＴ８の半導体領域１１は、ｎ＋型である。

１２は第３層目の導電層であり、接続孔１３を通してＭ
Ｉ　５ＦＥＴ７および８のゲート電極１０に接続しであ
る。この導電Ｍ１２によって基本セル列４に構成した論
理回路の出力信号が出力バッファに入力される。

なお、接続孔１３には第２１１目の導電層が埋め込まれ
ており、この第２層目の導電層を通して導電層１２とゲ
ート電極１０とが接続しである。また、ゲート電極１０
が第１層目の導？Ｉ！層である。

１４は第２層目の導電層であり、Ｍ　Ｉ　Ｓ　ＦＥＴ７
および８のドレイン領域（半導体領域１１）とボンティ
ングパッド６とを接続孔１５を通して接続しである。ボ
ンティングパッド６は、第２層目の導電層１６、第３層
目の導電層１７、第４層目の導電層１８および第５層目
の導電層１９のそれぞれを重ねて溝成しである。

２０は”　Ｈ”レベ／Ｌ／（７）電源配線（例えば、５
．０　［Ｖコ）として用いる第５層目の導電層であり、
接続孔２１および第２層目の導電層２２、さらに接続孔
２３を通してＭ　Ｉ　５ＦＥＴ７のソース領域（半導体
領域１１）に接続しである。

第４図に示すように、導電層２０と導電層２２とは、接
続孔２１に埋め込まれた第３層目の導電層２４と第４層
目の導電層２５とを通して電気的に接続しである。

２６は゛Ｌ″レベルの電源配線（例えば、０　［Ｖ］　
）として用いられる第５層目の導電層であり、接続孔２
７．第２層目の導電が２８、さらに接続孔２９を通して
ＭＩＳＦＥＴ８のソース領域（半導体領域１１）に接続
しである。

第５図に示すように、導電層２６と導電Ｍ２Ｂとは、接
続孔２７に埋め込まれた第３層目の導電層３０と第４層
目の導電層３１とを通して電気的に接続しである。

なお、図示していないが、各周辺回路５には、前記Ｍ　
Ｉ　ＦＥＴ７．８の他に入力バッファを構成するための
複数のＭ　Ｉ　Ｓ　ＦＥＴが設けである。周辺回路５に
は、配線形成工程によって、入力バッファ、出力バッフ
ァのいずれか一方を構成する。

入カバソファを構成するためのＭＩＳＦＥＴは、出力バ
ッファを構成するためのＭＩＳＦＥＴ７゜８より電流容
量が小さく、シたがって発熱量も少くない。しかし、周
辺回路５の電源配線は、入力バッフ７、出カバソファと
も同じなので、本実施例では入力バッファを構成するＭ
ＩＳＦＥＴの電源配線も最上層の導電層となる。

３２．３３．３４．３５．３６はそれぞれ絶縁膜であり
、３７はフィールド絶縁膜である。

前記導電層１４．１６．１７．１８．１９．２０．２２
．２４．２５．２６．２８．３０．３１のそれぞれは、
シリコンを含有するアルミニュウムからなる。また、絶
縁膜３２乃至３６は、シリコン酸化膜あるいはフ、オス
フオシリケートガラス膜からなる。

ゲートアレイ方式のＩＣでは、第２層目の導電層によっ
て基本セル列４の複数のＭ　Ｉ　Ｓ　ＦＥＴを接続して
ＮＡＮＤゲート、ＮＯＲゲート等の論理ゲートを構成す
る。この論理ゲートには、第３層目の導電層からなる接
続端子が設けてあり、基本セル列４の間の配線領域（図
示していない）に電気的に引出しである。第１の論理ゲ
ートの接続端子と第２の論理ゲートの接続端子とを、第
４層目の導電層によって接続して論理回路を構成する。

そして、第５層目の導電層を電源配線として用いている
。

ところが、周辺回路５では、ＩＣの中央部程。

配線密度が高くなく、配線間に充分子裕を設けることが
できることから、配線設計の労力を省くために、従来ど
おり第２層目の導電層を電源配線として用いているゆ第２層目の導電層を電源配線としているＩＣでは、Ｍ　
Ｉ　５ＦＥＴ７．８の電気的動作に伴って発生した熱の
一部を、前記第２層目の導電層まで伝達した後、絶縁膜
３３乃至３６を通して放熱する。

ところか、通常、絶縁膜３２乃至３６には、シリコン酸
化膜が用いられており、このシリコン酸化膜は導電性材
料、例えばアルミニュウムに較べて熱伝導率が極めて悪
いにのために、前記ＭＩＳＦＥＴ７．８から発生した熱
は、絶縁膜３３乃至３６によって封じ込められることに
なる。

しかし１本実施例では１周辺回路５の電源配線に、積極
的に最上層の導電Ｍ２０．２６を用いたことにより、熱
放出の妨げとなるのは主に１１８ｍ膜３６のみとなる。

したがって、前記Ｍ　Ｉ　Ｓ　Ｆ、Ｅ　Ｔ７．８から発
生する熱の放熱効率を向上することができる。

なお、ポンディングパッド６とＭＩＳＦＥＴ７．８とは
第２層目の導電層１４によって接続したが。

第５層目の導電層１９の一部をＭＩ　５ＦＥＴ７および
８の上部にまで延在させ、これを接続孔１５を通して半
導体領域１１に接続することもできる。

導電層１９を直接接続孔１５に通すには、接続孔１５は
絶縁膜３２のみならず絶縁膜３３乃至３６も除去して形
成する。この接続孔１５には、第２層目、第３層目、第
４層目のそれぞれの導電層を埋め込んで、接続孔１５に
おける導電層１９の断差被着性を良好にする。

導電層１９を接続孔１５に通すことによって。

ＭＩ　５ＦＥＴ７．８のドレイン領域の熱を最上層の導
電層１９へ良好に伝達させることができるので、放熱効
果をさらに向上することができる。

［効果］本願によって開示された新規な技術によれば、以下の効
果を得ることができる。

（１）、大電流を流すＭＩＳＦＥＴが設けである周辺回
路の電源配線に、積極的に最上層の導電層を用いたこと
により、熱放出の妨げとなる絶縁膜を最上層の絶縁膜の
みとすることができるので、ＭＩＳＦＥＴの電気的動作
に伴って発生する熱の放熱効率を向上することができる
。

（２）。前記（１）により、Ｍ　Ｉ　Ｓ　ＦＥＴのしき
い値電圧、内部抵抗等がＭ　Ｉ　Ｓ　ＦＥＴから発生し
た熱によって変化するのを低減することができる。

（３）、前記（２）により、ＩＣの電気的信頼性を向上
することができる。

以上１本発明者によってなされた発明を実施例にもとす
き具体的に説明したが１本発明は前記実施例に限定され
るもではなく、その要旨を逸脱しない範囲において種々
変形可能であることはいうまでもない。

例えば、前記実施例は、ゲートアレイ方式のＩＣについ
て説明したが、本発明は、顧客の要求を受けてからＩＣ
の製作にとりかかるカスタム方式のＩＣにも適用できる
。

カスタム方式のＩＣでは、一つの周辺回路内には出力バ
ッファ、または入力バッファのいずれか一方を構成する
のに必要なＭ　Ｉ　Ｓ　ＦＥＴのみが設けられる。

カスタム方式のＩＣにおいても、ゲートアレイ方式のＩ
Ｃ同様、出力バッファ用のＭＴＳＦＥＴは入カバソファ
用のＭ　Ｉ　Ｓ　ＦＥＴよりも電流容量が大きく、した
がって発熱量も多い。

ゆえに、カスタム方式のＩＣに設けられる出力バッファ
回路の電源配線は、最上層の導電層として、放熱効果を
向上させる。

ところが、カスタム方式のＩＣでは、顧客の要求によっ
て、出力バッファの全てを一箇所に集めて形成し、入力
バッファも同様に、一箇所に集めて形成するものがある
。このようなＩＣでは、出力バッファ用の電源配線と入
力バッファ用の電源配線とを別々に形成することができ
る。入カバソファ用の電源配線は、最上層の導電層とす
る必要はない。

【図面の簡単な説明】

第１図乃至第５図は、本発明の一実施例のゲートアレイ
方式のＩＣを説明するための図であり、第１図は、ゲー
トアレイ方式のＩＣの平面図。第２図は、前記ＩＣの周辺回路の要部の平面図、第３図
は、導電層を除去して示す周辺回路の要部の平面図、第４図は、第２図のＩＶ−ＥＶ切断線における断面図、第５図は、第２図のｖ−■切断線における断面図である
。ｌ・・・半導体基板、２・・・ウェル領域、３・・・チ
ャネルストッパ領域、４・・・基本セル列、５・・・周
辺回路、６・・・ポンディングパッド、７．８・・・Ｍ
　Ｉ　Ｓ　ＦＥＴ、９・・・ゲート絶縁膜、１０・・・
ゲート電極、１１・・・半導体領域（ソース、ドレイン
）、１２．１４．１６．１７．１８．１９．２０．２２
．２４．２５．２６．２Ｂ、３０．３１・・・導電層、
１３．１５．２１．２３．２７．２９・・・接続孔、３
２乃至３６・・・絶縁膜。 −へ− ・　　　　λ 代理人　弁理士　高橋明夫　′又第　　３　　図第　　４　　図第　　５　　図

Claims

【特許請求の範囲】１、多層配線を用いた半導体集積回路装置において、入
出力回路等の周辺回路を構成するトランジスタの電源配
線を、前記多層配線の最上層に設けたことを特徴とする
半導体集積回路装置。２、前記周辺回路は、ゲートアレイ方式またはカスタム
方式の半導体集積回路装置の入出力回路であることを特
徴とする特許請求の範囲第１項記載の半導体集積回路装
置。３、前記電源配線は、トランジスタを動作させるときに
発生する熱の放熱効果を向上させるために、最上層の配
線としたことを特徴とする特許請求の範囲第１項または
第２項記載の半導体集積回路装置。４、前記トランジスタは、ＭＩＳＦＥＴであることを特
徴とする特許請求の範囲第１項乃至第３項のいずれかの
記載の半導体集積回路装置。