JPS6223152A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6223152A JPS6223152A JP60161874A JP16187485A JPS6223152A JP S6223152 A JPS6223152 A JP S6223152A JP 60161874 A JP60161874 A JP 60161874A JP 16187485 A JP16187485 A JP 16187485A JP S6223152 A JPS6223152 A JP S6223152A
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- Japan
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- decoder
- integrated circuit
- layer
- semiconductor integrated
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体集積回路装置に関するものであり、特
に、半導体集積回路装置の高集積化に適用して有効な技
術に関するものである。
に、半導体集積回路装置の高集積化に適用して有効な技
術に関するものである。
［背景技術］
半導体集積回路装置を構成する半導体基板の周辺部には
、信号配線、電源配線等の種々の導電層が設けられてい
る。
、信号配線、電源配線等の種々の導電層が設けられてい
る。
本発明者は、半導体集積回路装置の高集積化を図るため
には、Ｍ Ｉ Ｓ ＦＥＴ等の半導体素子の微細化ばか
りでなく、前記信号配線、Ｗｉ電源配線の導電層が半導
体基板に占める面積を縮小しなければならないという問
題点を見出した。
には、Ｍ Ｉ Ｓ ＦＥＴ等の半導体素子の微細化ばか
りでなく、前記信号配線、Ｗｉ電源配線の導電層が半導
体基板に占める面積を縮小しなければならないという問
題点を見出した。
なお、半導体集積回路装置の周辺部に関する技術につい
ては、例えば、特願昭５９−１６６３７０号に記載され
ている。
ては、例えば、特願昭５９−１６６３７０号に記載され
ている。
［発明の目的コ
本発明の目的は、半導体集積回路装置の集積度を向上す
ることが可能な技術を提供することにある。
ることが可能な技術を提供することにある。
本発明の他の目的は、半導体集積回路装置のｑ号配線、
電源配線等の導電層が半導体基板に占める面積を縮小す
ることによって、半導体集積回路装置の集積度を向上す
ることが可能な技術を提供することにある。
電源配線等の導電層が半導体基板に占める面積を縮小す
ることによって、半導体集積回路装置の集積度を向上す
ることが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、半導体集積回路装置の周辺部に設けられる信
号配線、電源配線等の導電層の一部を外部端子より外周
部に設けることにより、チップの大きさを縮小して半導
体集積回路装置の集積度を向上するものである。
号配線、電源配線等の導電層の一部を外部端子より外周
部に設けることにより、チップの大きさを縮小して半導
体集積回路装置の集積度を向上するものである。
以下、本発明の構成について、実施例とともに説明する
。
。
なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、そのくり返しの説明は
省略する。
を有するものは同一符号を付け、そのくり返しの説明は
省略する。
［実施例］
本実施例は、本発明を適用したダイナミックランダムア
クセスメモリ（ＤＲＡＭ）について説明する。
クセスメモリ（ＤＲＡＭ）について説明する。
第１図はチップ領域に設けられる導電層、メモリセル等
のレイアウト図であり、第２図はチップ形成領域のボン
ディングバソド周辺の拡大図である。なお、第１図及び
第２図において、チップの構成を見易すくするために、
導電層間に設けられる眉間絶＃膜は図示していない。
のレイアウト図であり、第２図はチップ形成領域のボン
ディングバソド周辺の拡大図である。なお、第１図及び
第２図において、チップの構成を見易すくするために、
導電層間に設けられる眉間絶＃膜は図示していない。
第１図及び第２図において、ｌはアルミニュウム層から
なる導電層であり、多結晶シリコン層からなるワード線
ＷＬの間を接続してＸデコーダ２に入力している０図に
示すように、ワード線ＷＬを複数に分割して形成したの
はＤＲＡＭの電気的動作の高速化を図るためである。デ
ータ線ＤＬはアルミニュウム層からなり、ワード線ＷＬ
と導電層１の間を交差するように延在し、一端がＹデコ
ーダ３、他端がセンスアンプ４に入力してある。
なる導電層であり、多結晶シリコン層からなるワード線
ＷＬの間を接続してＸデコーダ２に入力している０図に
示すように、ワード線ＷＬを複数に分割して形成したの
はＤＲＡＭの電気的動作の高速化を図るためである。デ
ータ線ＤＬはアルミニュウム層からなり、ワード線ＷＬ
と導電層１の間を交差するように延在し、一端がＹデコ
ーダ３、他端がセンスアンプ４に入力してある。
Ｘデコーダ２．Ｙデコーダ３等への入出力は、ポンディ
ングパッド５によって行なわれる。このポンディングパ
ッド５は、製造工程における第１層目のアルミニュウム
層と第２層目のアルミニュウム層とで構成してある。な
お、このポンディングパッド５に替えて、所謂突起電極
を用いてもよい。
ングパッド５によって行なわれる。このポンディングパ
ッド５は、製造工程における第１層目のアルミニュウム
層と第２層目のアルミニュウム層とで構成してある。な
お、このポンディングパッド５に替えて、所謂突起電極
を用いてもよい。
Ｘデコーダ２．Ｙデコーダ３等の周辺回路とポンディン
グパッド５の間を図示したように、延在して設けられた
導電層６は、ＤＲＡＭの基１電位となるＶｓｓ電位１例
えばＯ［：Ｖ］ ｔｃメモリセルＭ又はバッファ等に供
給するものである。導電層６の外側を延在して設けられ
た導Ｗ１Ｎ７は、ポンディングパッド５とＸデコーダ２
．Ｙデコーダ３等の周辺回路とを接続する信号配線とし
て用いられるものである。また、複数の導電層７のうち
の幾かは、ＶｃｃｆｌＸ位又はＶｓ ５ｆｔｔ位の配線
として用いている。ポンディングパッド５の外側を延在
して設けられた導電層８は１人出カバソファ又はメモリ
セルＭを構成するＭＩＳＦ、ＥＴにＶｃｃ電位。
グパッド５の間を図示したように、延在して設けられた
導電層６は、ＤＲＡＭの基１電位となるＶｓｓ電位１例
えばＯ［：Ｖ］ ｔｃメモリセルＭ又はバッファ等に供
給するものである。導電層６の外側を延在して設けられ
た導Ｗ１Ｎ７は、ポンディングパッド５とＸデコーダ２
．Ｙデコーダ３等の周辺回路とを接続する信号配線とし
て用いられるものである。また、複数の導電層７のうち
の幾かは、ＶｃｃｆｌＸ位又はＶｓ ５ｆｔｔ位の配線
として用いている。ポンディングパッド５の外側を延在
して設けられた導電層８は１人出カバソファ又はメモリ
セルＭを構成するＭＩＳＦ、ＥＴにＶｃｃ電位。
例えば５［ｖ］を供給するための電源配線である。
これらの導電層６．７，８のそれぞれは、前記ワードｇ
ＷＬの間を接続した導電層１と同様に最上層のアルミニ
ュウム層からなっている。また、第２図に示すように、
信号配線として用いた導電層７の下部には、バッファ回
路９が設けである。導電Ｍ７と交差する方向に延在し、
バッファ回路９の間又はバッファ回路９とポンディング
パッド５の間を接続する導電層１０は、データ線ＤＬと
同層のアルミニュウム層からなっている。なお、導電層
６，７．８のそれぞれは、第１図に示したようなレイア
ウトに限定されるものではなく、様々に変更することが
できる０例えば、チップ領域Ｃｈの外周から内側へ、Ｖ
ｓｓ電位を供給するための導電層６．信号配線として用
いる導電層７、Ｖｃｃ電位を供給するための導電層８の
順で設けてもよい、又は、チップ領域ａｈの外周から内
側へ。
ＷＬの間を接続した導電層１と同様に最上層のアルミニ
ュウム層からなっている。また、第２図に示すように、
信号配線として用いた導電層７の下部には、バッファ回
路９が設けである。導電Ｍ７と交差する方向に延在し、
バッファ回路９の間又はバッファ回路９とポンディング
パッド５の間を接続する導電層１０は、データ線ＤＬと
同層のアルミニュウム層からなっている。なお、導電層
６，７．８のそれぞれは、第１図に示したようなレイア
ウトに限定されるものではなく、様々に変更することが
できる０例えば、チップ領域Ｃｈの外周から内側へ、Ｖ
ｓｓ電位を供給するための導電層６．信号配線として用
いる導電層７、Ｖｃｃ電位を供給するための導電層８の
順で設けてもよい、又は、チップ領域ａｈの外周から内
側へ。
Ｖｃｃ電位を供給するための導電層８．Ｖｓｓ電位を供
給するための導電層６．信号配線として用いる導電層７
の順で設けてもよい。
給するための導電層６．信号配線として用いる導電層７
の順で設けてもよい。
次に、第３図を用いてチップ領域ｃｈの周辺の断面及び
メモリセルの断面の構成を説明する。第３図はＤＲＡＭ
の断面図であり、左図がチップ領域ｃｈの周辺の断面図
、右図がメモリセルの断面図である。
メモリセルの断面の構成を説明する。第３図はＤＲＡＭ
の断面図であり、左図がチップ領域ｃｈの周辺の断面図
、右図がメモリセルの断面図である。
前記Ｖｃ ｃｆｆｉ位を供給するための導電１Ｂの下部
には、データ線ＤＬと同様のアルミニュウム層からなる
導電層１１が設けられている。この導電ＪＷＩＩは、チ
ップ領域ｃｈの全周に設けてもよく。
には、データ線ＤＬと同様のアルミニュウム層からなる
導電層１１が設けられている。この導電ＪＷＩＩは、チ
ップ領域ｃｈの全周に設けてもよく。
又導電層８の一部の下部にのみ設けるだけでもよい。そ
れは任意である。図示したように、Ｖｃｃ電位を供給す
る導電Ｍ８の下部には、データ線ＤＬと同様のアルミニ
ュウム層からなる導電Ｍ１２が設けである。この導電Ｍ
１２はｐ＋型半導体領域１３に電気的に接続されており
、Ｐ−型半導体基板１４に負電位、例えば−５［ｖ］を
印加している。これは、主にメモリセルＭのスイッチ用
ＭＩＳＦＥＴのｎ＋型半導体領域１５の寄生容量を低減
することによって、ＤＲＡＭの高速化を図るためである
。スイッチ用Ｍ Ｉ Ｓ ＦＥＴは、前記半導体領域１
５、ゲート絶縁膜１６およびワード線ＷＬと一体に形成
したゲート電１’ｉ１７とで構成してある。メモリセル
Ｍの容量素子は、誘電体として用いる絶縁膜１８、一方
の電極となる導電層１９および半導体基板１４の前記導
電層１９の下部の表面部とで構成される。導電層１９は
ＣＶＤ等によって形成した多結晶シリコン層からなり、
この導電層１９を酸化して形成したのが絶縁膜２０であ
る。２１はフィールド絶縁膜であり、Ｐ＋型チャネルス
トッパ領域２２とともに半導体素子間を電気的に分離し
ている。ワード線ＷＬとデータ線ＤＬの間には、ＣＶＤ
等によって形成したリンシリケートガラス（ＰＳＧ）又
は酸化シリコン膜からなる絶縁膜２３が設けである。こ
の絶縁＄２３を選択的に除去して形成したのが接続孔２
４である。前記絶縁［２３はＸデコーダ２、センスアン
プ４等の周辺回路を構成するＭＩＳＦＥＴのゲート電極
（図示していない）も覆っている。また、導電層１０．
１１．１２及びデータ線ＤＬのそれぞれを覆う絶縁膜２
５はＰＳＧ、プラズマＣＶＤ等によって形成した窒化シ
リコン膜等で構成されている。Ｖｃｃ電位を供給する導
電層８とその下部の導電層１１とは、接続孔２６を通し
て接続してある。この接続孔２６は、導電層１１の全上
面に設けてもよく、又は一部の上面のみに設けてもよい
。導電層１２の一方の全側面は、第３図に示すように、
半導体領域１３に被着して設けである。
れは任意である。図示したように、Ｖｃｃ電位を供給す
る導電Ｍ８の下部には、データ線ＤＬと同様のアルミニ
ュウム層からなる導電Ｍ１２が設けである。この導電Ｍ
１２はｐ＋型半導体領域１３に電気的に接続されており
、Ｐ−型半導体基板１４に負電位、例えば−５［ｖ］を
印加している。これは、主にメモリセルＭのスイッチ用
ＭＩＳＦＥＴのｎ＋型半導体領域１５の寄生容量を低減
することによって、ＤＲＡＭの高速化を図るためである
。スイッチ用Ｍ Ｉ Ｓ ＦＥＴは、前記半導体領域１
５、ゲート絶縁膜１６およびワード線ＷＬと一体に形成
したゲート電１’ｉ１７とで構成してある。メモリセル
Ｍの容量素子は、誘電体として用いる絶縁膜１８、一方
の電極となる導電層１９および半導体基板１４の前記導
電層１９の下部の表面部とで構成される。導電層１９は
ＣＶＤ等によって形成した多結晶シリコン層からなり、
この導電層１９を酸化して形成したのが絶縁膜２０であ
る。２１はフィールド絶縁膜であり、Ｐ＋型チャネルス
トッパ領域２２とともに半導体素子間を電気的に分離し
ている。ワード線ＷＬとデータ線ＤＬの間には、ＣＶＤ
等によって形成したリンシリケートガラス（ＰＳＧ）又
は酸化シリコン膜からなる絶縁膜２３が設けである。こ
の絶縁＄２３を選択的に除去して形成したのが接続孔２
４である。前記絶縁［２３はＸデコーダ２、センスアン
プ４等の周辺回路を構成するＭＩＳＦＥＴのゲート電極
（図示していない）も覆っている。また、導電層１０．
１１．１２及びデータ線ＤＬのそれぞれを覆う絶縁膜２
５はＰＳＧ、プラズマＣＶＤ等によって形成した窒化シ
リコン膜等で構成されている。Ｖｃｃ電位を供給する導
電層８とその下部の導電層１１とは、接続孔２６を通し
て接続してある。この接続孔２６は、導電層１１の全上
面に設けてもよく、又は一部の上面のみに設けてもよい
。導電層１２の一方の全側面は、第３図に示すように、
半導体領域１３に被着して設けである。
このような構成にしたのは、半導体領域１３に良好に負
電位を印加する一方、半導体領域１３と絶縁膜２３との
接合面からナトリュウム等の不要イオンが侵入するのを
防止するためである。Ｄはダイシングエリア（スクライ
ブエリアともいう）であり、半導体基板１４すなわちウ
ェハをチップ領域ｃｈごとに分割するための領域である
。ダイシングエリアＤｑチップ領域ｃｈの間には幅が数
ｌＯ［μｍコ程度の余裕領域ａが設けである。絶縁膜２
３及び絶縁膜２５のそれぞれは、半導体領域１３の上で
分断してある。これはダイシングエリア２７に設けられ
ている絶縁膜２３及び絶ａ膜２５内の不要イオンがチッ
プ領域ａｈ内に侵入するのを防止するためである。なお
、ワード線ＷＬと導電層１とは、図示していないが、絶
縁膜２３．２５を選択的に除去することによって形成し
た接続孔を通して接続されている。
電位を印加する一方、半導体領域１３と絶縁膜２３との
接合面からナトリュウム等の不要イオンが侵入するのを
防止するためである。Ｄはダイシングエリア（スクライ
ブエリアともいう）であり、半導体基板１４すなわちウ
ェハをチップ領域ｃｈごとに分割するための領域である
。ダイシングエリアＤｑチップ領域ｃｈの間には幅が数
ｌＯ［μｍコ程度の余裕領域ａが設けである。絶縁膜２
３及び絶縁膜２５のそれぞれは、半導体領域１３の上で
分断してある。これはダイシングエリア２７に設けられ
ている絶縁膜２３及び絶ａ膜２５内の不要イオンがチッ
プ領域ａｈ内に侵入するのを防止するためである。なお
、ワード線ＷＬと導電層１とは、図示していないが、絶
縁膜２３．２５を選択的に除去することによって形成し
た接続孔を通して接続されている。
第２図および第３図に示したように、Ｖｃｃ電位を供給
するための導電層８は、ポンディングパッド５の外周に
設けられ、さらに半導体基板１４に負電位を印加するた
めの導電層１２の上部にかかるように設けである。本実
施例においては、導電Ｍ８の幅は２５０μｍｌ程度もあ
る。このため、前記導電層８をポンディングパッド５の
内側に設けようとすると、信号配線として用いる導電層
７、Ｖ ｓ ｓ電位を供給するための導電層６のそれぞ
れを順次チップ領域ｃｈの内側へ送り込まなければなら
ない。バッファ回路９も同様である。そうすると、メモ
リセル形成領域が占めることができる面積が縮小され、
ビット数を下げなければならなくなる。また、一つのチ
ップ領域ｃｈの大きくすることによって、導電層８と導
Ｗ１層１２とが重ならないようにすることもできるが、
チップを太きくしたのでは、一つのウェハ（半導体基板
１４）から得られるチップ数が減少してしまう、そこで
、本実施例では、導電層１２と重なるように導電層８を
設けたものである。なお、導電層６．７．８及びポンデ
ィングパッド５、バッファ回路９等をできるだけチップ
領域ｃｈの外周部に設けるようにすればよい。メモリセ
ルアレイが占める面積をできるだけ大きくするためであ
る。
するための導電層８は、ポンディングパッド５の外周に
設けられ、さらに半導体基板１４に負電位を印加するた
めの導電層１２の上部にかかるように設けである。本実
施例においては、導電Ｍ８の幅は２５０μｍｌ程度もあ
る。このため、前記導電層８をポンディングパッド５の
内側に設けようとすると、信号配線として用いる導電層
７、Ｖ ｓ ｓ電位を供給するための導電層６のそれぞ
れを順次チップ領域ｃｈの内側へ送り込まなければなら
ない。バッファ回路９も同様である。そうすると、メモ
リセル形成領域が占めることができる面積が縮小され、
ビット数を下げなければならなくなる。また、一つのチ
ップ領域ｃｈの大きくすることによって、導電層８と導
Ｗ１層１２とが重ならないようにすることもできるが、
チップを太きくしたのでは、一つのウェハ（半導体基板
１４）から得られるチップ数が減少してしまう、そこで
、本実施例では、導電層１２と重なるように導電層８を
設けたものである。なお、導電層６．７．８及びポンデ
ィングパッド５、バッファ回路９等をできるだけチップ
領域ｃｈの外周部に設けるようにすればよい。メモリセ
ルアレイが占める面積をできるだけ大きくするためであ
る。
以上の説明かられかるように、最上のアルミニュウム層
からなり、電源配線、信号配線等として用いられる導電
層６．７．８のいずれかを半導体基板１４に電位を印加
するための導電層１２と重なるように設けたことにより
、前記電源配線又は信号配線が占める面積を縮小するこ
とができるので、半導体集積回路装置の高集積化に伴う
チップの大型化を低減することができる。
からなり、電源配線、信号配線等として用いられる導電
層６．７．８のいずれかを半導体基板１４に電位を印加
するための導電層１２と重なるように設けたことにより
、前記電源配線又は信号配線が占める面積を縮小するこ
とができるので、半導体集積回路装置の高集積化に伴う
チップの大型化を低減することができる。
［効果コ
本願によって開示された新規な技術によれば、以下の効
果を得ることができる。
果を得ることができる。
（１）、半導体基板の外周部に設けられ、半導体基板に
電位を印加するための第１導電層の上に、電源配線、信
号配線等として用いられる第２導電層を設けたことによ
り、前記第２導電層に要する面積が縮小するので、半導
体集積回路装置の高集積化に伴うチップの大型化を低減
することができる。
電位を印加するための第１導電層の上に、電源配線、信
号配線等として用いられる第２導電層を設けたことによ
り、前記第２導電層に要する面積が縮小するので、半導
体集積回路装置の高集積化に伴うチップの大型化を低減
することができる。
（２）、前記（１）により、半導体集積回路装置の集積
度を向上することができる。
度を向上することができる。
以上、本発明者によってなされた発明を実施例にもとす
き具体的に説明したが１本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変形可能であることはいうまでもない。
き具体的に説明したが１本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変形可能であることはいうまでもない。
例えば、前記実施例は、多結晶シリコン層からなるワー
ド線を複数に分割し、この複数のワード線をアルミニュ
ウム層からなる導電層によって接続してデコーダに入力
する方式のＤＲＡＭについて説明したが、多結晶シリコ
ン層からなるワード線を分割せずに直接デコーダに入力
する方式のＤＲＡＭであってもよい。さらに、本発明は
、ＤＲＡＭばかりでなく、スタティックＲＡＭ （ＳＲ
ＡＭ）又はリードオンリーメモリ（ＲＯＭ）等の他の半
導体集積回路装置であってもよい。
ド線を複数に分割し、この複数のワード線をアルミニュ
ウム層からなる導電層によって接続してデコーダに入力
する方式のＤＲＡＭについて説明したが、多結晶シリコ
ン層からなるワード線を分割せずに直接デコーダに入力
する方式のＤＲＡＭであってもよい。さらに、本発明は
、ＤＲＡＭばかりでなく、スタティックＲＡＭ （ＳＲ
ＡＭ）又はリードオンリーメモリ（ＲＯＭ）等の他の半
導体集積回路装置であってもよい。
第１図は本発明の一実施例のＤＲＡＭの概略を示す平面
図、 第２図は前記ＤＲＡＭにおけるチップの周辺の平面図、 第３図は本発明の一実例のＤＲＡＭの断面図である。 ｌ、６．７．８．１０．１１．１２．１９・・・導電層
、２，３・・・デコーダ、４・・・センスアンプ、５・
・・ポンディングパッド、９・・・バッファ回路、１４
・・・半導体基板、１３．１５．２２・・・半導体領域
、１６・・・ゲート絶縁膜、１７・・・ゲート電極、１
Ｂ、２０．２３．２５・・・絶縁膜、２１・・・フィー
ルド絶縁膜、２４．２５・・・接続孔、Ｄ・・・ダイシ
ングエリア、ａｈ・・・チップ領域、ａ・・・余裕領域
。
図、 第２図は前記ＤＲＡＭにおけるチップの周辺の平面図、 第３図は本発明の一実例のＤＲＡＭの断面図である。 ｌ、６．７．８．１０．１１．１２．１９・・・導電層
、２，３・・・デコーダ、４・・・センスアンプ、５・
・・ポンディングパッド、９・・・バッファ回路、１４
・・・半導体基板、１３．１５．２２・・・半導体領域
、１６・・・ゲート絶縁膜、１７・・・ゲート電極、１
Ｂ、２０．２３．２５・・・絶縁膜、２１・・・フィー
ルド絶縁膜、２４．２５・・・接続孔、Ｄ・・・ダイシ
ングエリア、ａｈ・・・チップ領域、ａ・・・余裕領域
。
Claims (1)
- 【特許請求の範囲】 １、半導体基板に設けた外部端子の外周部を延在する第
１導電層と、該第１導電層を覆う絶縁膜と、前記第１導
電層の上の絶縁膜上を第１導電層と同方向に延在する第
２導電層とを備えたことを特徴とする半導体集積回路装
置。 ２、前記第１導電層は半導体基板に電気的に接続してあ
る特許請求の範囲第１項に記載の半導体集積回路装置。 ３、前記第１導電層は半導体基板をマスナス電位を印加
している特許請求の範囲第１項に記載の半導体集積回路
装置。 ４、前記半導体集積回路装置はダイナミックランダムア
クセスメモリである特許請求の範囲第１項に記載の半導
体集積回路装置。 ５、前記第２導電層はアルミニュウムからなる特許請求
の範囲第１項に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60161874A JPS6223152A (ja) | 1985-07-24 | 1985-07-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60161874A JPS6223152A (ja) | 1985-07-24 | 1985-07-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6223152A true JPS6223152A (ja) | 1987-01-31 |
Family
ID=15743615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60161874A Pending JPS6223152A (ja) | 1985-07-24 | 1985-07-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6223152A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1055567C (zh) * | 1994-10-28 | 2000-08-16 | 佳能株式会社 | 半导体器件以及使用该半导体器件的信号处理系统 |
| US6510193B1 (en) | 1995-10-30 | 2003-01-21 | Canon Kabushiki Kaisha | Charge transfer device and a semiconductor circuit including the device |
-
1985
- 1985-07-24 JP JP60161874A patent/JPS6223152A/ja active Pending
Cited By (3)
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