JP2559360B2 - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JP2559360B2 JP59249550A JP24955084A JP2559360B2 JP 2559360 B2 JP2559360 B2 JP 2559360B2 JP 59249550 A JP59249550 A JP 59249550A JP 24955084 A JP24955084 A JP 24955084A JP 2559360 B2 JP2559360 B2 JP 2559360B2
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Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体メモリ装置、とくに高密度で低消費
電力のMOSスタテイツク・メモリに関する。
〔発明の背景〕
従来のMOS型スタテイツク・メモリセルの構成法のう
ち、抵抗を負荷とするものとして特公昭53−148989が知
られている。それを第１図に示す。同図において、１〜
４はｎチヤネル型MOSTで、1,2が転送MOST、3,4が駆動MO
STである。５および６はデータ線、７はワード線、８お
よび９は負荷抵抗で、12,13なる情報蓄積ノードに蓄え
られた情報を電源線10（電位Vcc）から電流を供給する
ことによつて保持している。11は接地線（電位Vss）で
ある。上記8,9の負荷抵抗は、MOST1〜４のゲートを形成
するものと同じ層の多結晶シリコン層（ポリシリコン
層）あるいは、該ゲート材料とは異なる積層化したポリ
シリコン層で形成し、同ポリシリコン層の一部を真性半
導体として残す、あるいは低不純物濃度の領域とするこ
とによつて形成している。上記メモリセルへの情報の書
込み、あるいは読出しはワード線７を低レベル電圧から
高レベル電圧にすることによつてデータ線5,6を介して
なされる。
近年、微細加工技術の進歩によりスタテイツクRAMも
大容量化の傾向にあり、これに伴つてメモリセルの占有
面積を小さくする必要がある。上述した従来技術による
メモリセルを基に、より大容量スタテイツクRAMの実現
の可能性を検討した結果、次の欠点が明らかとなつた。
パツケージ材料中の不純物より発生するα線粒子が半
導体メモリ・チツプの表面に照射され、メモリセルの蓄
積ノードに蓄えた情報を反転させてランダムなエラーを
発生させる。いわゆるソフト・エラーに関して、本メモ
リセルでは、メモリセル面積が小さくなるにつれ、メモ
リセルの蓄積容量Ｃ（第１図の14,15なる12,13に寄生す
るゲート容量、拡散層容量など）が小さくなり、蓄積電
荷量Ｑ（＝Ｃ・Ｖ、Ｖ蓄積電圧）が小さくなる。結果と
して、同一のα線粒子の照射によつてソフト・エラーを
発生する頻度が従来よりも高くなる。従つてソフト・エ
ラーの耐性を従来と同程度に強くするには、蓄積電荷量
を従来と同程度にする何らかの手段が必要となる。
〔発明の効果〕
本発明は、上述した従来技術の欠点を克服し、大容量
スタテイツクRAMを実現しうる占有面積の小さなスタテ
イツク・メモリセルを提供することを目的としている。
さらに、本発明によれば、占有面積が小さく、かつ従来
と同様の高信頼性を有する、大容量メモリに適した半導
体メモリ装置を提供することを目的としている。
〔発明の概要〕
本願で開示される発明のうち、代表的なものの概要は
下記のとおりである。
すなわち、本発明の半導体メモリ装置は、メモリセル
が二つの駆動MOSトランジスタと、二つの転送MOSトラン
ジスタと、二つの負荷素子によって構成され、上記二つ
の駆動MOSトランジスタと上記二つの転送MOSトランジス
タのソース及びドレインは、半導体基板内に絶縁分離層
により区画された領域内に形成され、上記それぞれの転
送MOSトランジスタのゲート電極はワード線に接続さ
れ、上記それぞれの駆動MOSトランジスタのドレインは
上記それぞれの転送MOSトランジスタのソース・ドレイ
ン経路を介してデータ線に接続され、上記二つの駆動MO
Sトランジスタのうち一方の駆動MOSトランジスタのドレ
インは一方の上記負荷素子の一端に、上記二つの駆動MO
Sトランジスタのうち他方の駆動MOSトランジスタのドレ
インは他方の上記負荷素子の一端に、それぞれ接続さ
れ、上記それぞれの負荷素子の他端は第１動作電位点に
接続され、上記それぞれの駆動MOSトランジスタのソー
スは第２動作電位点に接続され、かつ、上記一方の駆動
MOSトランジスタのゲートは上記他方の負荷素子の一端
に、上記他方の駆動MOSトランジスタのゲートは上記一
方の負荷素子の一端に、それぞれ接続され、上記駆動MO
Sトランジスタの上記ゲート及び上記転送MOSトランジス
タの上記ゲートは半導体基板上の第１の多結晶シリコン
層によって形成され、上記第１の多結晶シリコン層上に
第１の絶縁膜が形成され、上記第１の絶縁膜上に第２の
多結晶シリコン層が形成され、上記第２の多結晶シリコ
ン層上に第２の絶縁膜が形成され、上記第２の絶縁膜上
に負荷素子を含む第３の多結晶シリコン層が形成され、
上記第２の多結晶シリコン層と上記第３の多結晶シリコ
ン層とは、平面的に重なる領域を有し、該重なる領域は
上記駆動MOSトランジスタ側からその駆動MOSトランジス
タのソース又はドレインと上記絶縁分離層との境界を越
えて上記転送MOSトランジスタ側へ延在し、上記メモリ
セルの記憶ノードの容量は少なくとも上記第２の多結晶
シリコン層、上記第２の絶縁膜及び上記第３の多結晶シ
リコン層のサンドイッチ構造により形成されてなること
を特徴とする。
本発明の基本概念を、さらに第２図を参照して説明す
ると以下のとおりである。第２図は、本発明の回路構成
図を示すものである。同図において、14〜15はメモリセ
ルに寄生した容量（例えば、蓄積ノード12,13に寄生す
るゲート容量、拡散層容量など）、16〜17は、蓄積ノー
ド12,13に新たに付加した蓄積容量である。本発明の特
徴は、メモリセルの蓄積容量を従来の寄生容量とは異な
る新たに形成した容量で実現することにある。本発明に
よる半導体メモリ装置では、蓄積容量16〜17による蓄積
電荷量の増大の結果、ソフト・エラーに強い半導体メモ
リ装置が得られる。以下、本発明の実施例を図面を参照
して、詳細に説明する。
〔実施例〕
第３図は、本発明の第１の実施例の断面構造図を示し
たものである。18なるｐ形基板内に、19〜21なる絶縁分
離層を設け、22,23なるｎ形不純物層をドレイン，ソー
ス、26をゲートとするｎチヤネル型MOST34、27をゲート
とするｎチヤネル形MOST35（ソース，ドレインは、紙面
に垂直な方向に、ゲートをはさんで存在するため、この
断面図では現われていない）を形成する。この後MOST3
4,35の上部に第２図の16,17なる容量を蓄積ノード（第
２図では12,13、第３図では23,27にあたる）と30なる第
２層目のポリシリコン層とで29なる絶縁物（SiO2膜もし
くはSiO2とSi3N4の複合膜等）をはさむことにより構成
する。この上に32なる絶縁物層を形成した後、33なる第
３層目のポリシリコン層で負荷抵抗を形成する。30なる
電極には、電源電圧もしくは接地電位が印加される。
本発明の構造のように、新たな容量を形成した後に負
荷抵抗を形成する構造は、負荷抵抗を形成するポリシリ
コン層の熱処理時間を短縮することができ、熱処理時間
による負荷抵抗値の変動を小さくすることができるため
非常に有効である。
第４図は、本発明の第２の実施例の断面構造図を示し
たものである。本発明の特徴は、30なる電極を電源電圧
（Vcc）に固定していることである。この構造では、33
なる負荷抵抗のVcc側の電極と30なる電極を共有するこ
とができ、メモリセルの占有面積を増加することなしに
30なる電極の配線をすることができ非常に有効である。
第５図は、本発明の第３の実施例の断面構造図を示し
たものである。本発明の特徴は、30なる電極を接地電位
（Vcc）に固定していることである。この構造では、36
なるメモリセルのVss側の端子と30なる電極を共有する
ことができ、メモリセルの占有面積を増加することなし
に30なる電極の配線をすることができ非常に有効であ
る。
第６図は、本発明の第４の実施例のパターンレイアウ
ト図を示す。101,102なるｎ形不純物拡散層と103,104,1
05なる第１層目のポリシリコン層とでMOST109,110,111,
112を形成し、第２図の16,17なる容量を蓄積ノード（第
２図の12または13）と106なる第２層目のポリシリコン
層とで形成する。第２図の16（17）なる容量は、113（1
15）なるｎ形不純物拡散層の上部と114（116）なる第１
層目のポリシリコン層の上部に形成することができる。
106なる電極は全メモリセル共通でよいばかりでなく、
蓄積ノードがパターンレイアウト図面中に占有する面積
のうち負荷抵抗（107,108なる第３層目のポリシリコン
層で形成される）と蓄積ノードを接続するためのコンタ
クト領域を除くすべての面積を新たに付加する容量を形
成するために利用することができ非常に有効である。ま
た、106なる電極はVcc,Vssのどちらに固定しても良いた
めに、メモリセルの設計に柔軟性を与えることができ、
さらに有効である。
〔発明の効果〕
上述した如く、本発明によれば占有面積が小さく、か
つα線に対する耐性が強いスタテイツク・メモリセルを
提供することができ、大容量スタテイツクRAMの実現に
とつて、その効果は著しく大である。
本発明では、ｐ型基板上に形成したメモリセルで説明
したが、ｎ型基板内のｐ型ウエル内に形成したメモリセ
ルに適用できることは言うまでもない。
上述した本発明の説明において用いた、不純物の形
名、ウエルの形名が逆であつても、本発明の効果は同一
である。また、転送MOSTをｐチヤネル形MOST、駆動MOST
をｎチヤネル形MOSTにしたメモリセルに適用しても同様
な効果があることは言うまでもない。
【図面の簡単な説明】
第１図は従来技術による半導体メモリ装置を示す回路
図、第２図は本発明の実施例の半導体メモリ装置を示す
回路図、第３図，第４図，第５図は本発明の第1,第2,第
３の実施例の構成を示す構造断面図、第６図は本発明の
第４の実施例を示すパターンレイアウト図である。 16,17……記憶ノードに新たに付加する容量、29,106…
…16,17なる蓄積容量を形成するための電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 酒井 芳男 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 山中 俊明 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 下東 勝博 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 増原 利明 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (56)参考文献 特開 昭59−167051（ＪＰ，Ａ) 特開 昭58−165376（ＪＰ，Ａ) 特開 昭56−107574（ＪＰ，Ａ) 特開 昭58−155752（ＪＰ，Ａ) 特開 昭59−23559（ＪＰ，Ａ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】メモリセルが二つの駆動MOSトランジスタ
    と、二つの転送MOSトランジスタと、二つの負荷素子に
    よって構成され、 上記二つの駆動MOSトランジスタと上記二つの転送MOSト
    ランジスタのソース及びドレインは、半導体基板内に絶
    縁分離層により区画された領域内に形成され、 上記それぞれの転送MOSトランジスタのゲート電極はワ
    ード線に接続され、 上記それぞれの駆動MOSトランジスタのドレインは上記
    それぞれの転送MOSトランジスタのソース・ドレイン経
    路を介してデータ線に接続され、 上記二つの駆動MOSトランジスタのうち一方の駆動MOSト
    ランジスタのドレインは一方の上記負荷素子の一端に、
    上記二つの駆動MOSトランジスタのうち他方の駆動MOSト
    ランジスタのドレインは他方の上記負荷素子の一端に、
    それぞれ接続され、 上記それぞれの負荷素子の他端は第１動作電位点に接続
    され、 上記それぞれの駆動MOSトランジスタのソースは第２動
    作電位点に接続され、 かつ、上記一方の駆動MOSトランジスタのゲートは上記
    他方の負荷素子の一端に、上記他方の駆動MOSトランジ
    スタのゲートは上記一方の負荷素子の一端に、それぞれ
    接続され、 上記駆動MOSトランジスタの上記ゲート及び上記転送MOS
    トランジスタの上記ゲートは半導体基板上の第１の多結
    晶シリコン層によって形成され、 上記第１の多結晶シリコン層上に第１の絶縁膜が形成さ
    れ、 上記第１の絶縁膜上に第２の多結晶シリコン層が形成さ
    れ、 上記第２の多結晶シリコン層上に第２の絶縁膜が形成さ
    れ、 上記第２の絶縁膜上に負荷素子を含む第３の多結晶シリ
    コン層が形成され、 上記第２の多結晶シリコン層と上記第３の多結晶シリコ
    ン層とは、平面的に重なる領域を有し、該重なる領域は
    上記駆動MOSトランジスタ側からその駆動MOSトランジス
    タのソース又はドレインと上記絶縁分離層との境界を越
    えて上記転送MOSトランジスタ側へ延在し、 上記メモリセルの記憶ノードの容量は少なくとも上記第
    ２の多結晶シリコン層、上記第２の絶縁膜及び上記第３
    の多結晶シリコン層のサンドイッチ構造により形成され
    てなることを特徴とする半導体メモリ装置。
  2. 【請求項２】上記駆動MOSトランジスタおよび上記転送M
    OSトランジスタはＮチャンネル型トランジスタであり、
    上記第１動作電位点の電圧は上記第２動作電位点の電圧
    より高いことを特徴とする特許請求の範囲第１項記載の
    半導体メモリ装置。
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