JPS59167051A - 記憶回路装置 - Google Patents
記憶回路装置Info
- Publication number
- JPS59167051A JPS59167051A JP58041677A JP4167783A JPS59167051A JP S59167051 A JPS59167051 A JP S59167051A JP 58041677 A JP58041677 A JP 58041677A JP 4167783 A JP4167783 A JP 4167783A JP S59167051 A JPS59167051 A JP S59167051A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- mosfet
- insulation film
- memory cell
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003068 static effect Effects 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 6
- 239000000758 substrate Substances 0.000 abstract description 5
- 238000005468 ion implantation Methods 0.000 abstract description 4
- 239000011229 interlayer Substances 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 5
- 239000003990 capacitor Substances 0.000 abstract 2
- 239000004065 semiconductor Substances 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は記憶回路装置に関し特にスタティック型メモリ
セルを用いた記憶回路装置のソフトエラ一対策に関する
ものである。
セルを用いた記憶回路装置のソフトエラ一対策に関する
ものである。
従来の絶縁ゲート電界効果トランジスタ（以下ＭＯ８Ｆ
ＥＴと記す。）を用いたスタティック型メモリーはＩＫ
、４Ｋｂｉｔとメモリー容量が小さい為にメモリセルサ
イズをそれほど小さくする必要がなかった。しかし１６
に、６４Ｋｂｉｔ とメモリー容量が増加するにしたが
い、チップサイズに対するセル配列部の比は大きくなり
、セルサイズの縮小化が必然的になってきた。しかしこ
れに伴ないゲート容量が小さくなシソ７トエラーが問題
になってきた。
ＥＴと記す。）を用いたスタティック型メモリーはＩＫ
、４Ｋｂｉｔとメモリー容量が小さい為にメモリセルサ
イズをそれほど小さくする必要がなかった。しかし１６
に、６４Ｋｂｉｔ とメモリー容量が増加するにしたが
い、チップサイズに対するセル配列部の比は大きくなり
、セルサイズの縮小化が必然的になってきた。しかしこ
れに伴ないゲート容量が小さくなシソ７トエラーが問題
になってきた。
第１図は従来のメモリセルの回路図であシ、第２図はそ
の設計例である。
の設計例である。
第１図においてＴＩ、Ｔ、はフリップフロップ回路を形
成するＭＯＳＦＥＴであり、ｎは負荷抵抗であり％ Ｔ
ａ ＋ Ｔ４は転送用ＭＯ８ＦＦｉ’ｌ’であ、り１．
１’はグランド線、２，３はディジット線、４は電源線
、５はワード線である。第３図は第２図の従来のメモリ
セルの断面図であシ、第３図ではスリップ７０ツブを構
成するＭ２Ｓ ＦＥ’Ｉ’ Ｔ、のプート延長部は転送
用ＭＯＢＦＥＴＴ、の拡散層部１０とコンタクト（第２
図Ｃ）を通して接続され、さらにその上に第２の導電層
である多結晶シリコンが接続されている。
成するＭＯＳＦＥＴであり、ｎは負荷抵抗であり％ Ｔ
ａ ＋ Ｔ４は転送用ＭＯ８ＦＦｉ’ｌ’であ、り１．
１’はグランド線、２，３はディジット線、４は電源線
、５はワード線である。第３図は第２図の従来のメモリ
セルの断面図であシ、第３図ではスリップ７０ツブを構
成するＭ２Ｓ ＦＥ’Ｉ’ Ｔ、のプート延長部は転送
用ＭＯＢＦＥＴＴ、の拡散層部１０とコンタクト（第２
図Ｃ）を通して接続され、さらにその上に第２の導電層
である多結晶シリコンが接続されている。
第１図のメモリセルにおいて仮シに接点ａが“′１”レ
ベルにあシ、接点すが“０”レベルにあったとした場合
にソフトエラーの対策としては接点ａの容量を大きくす
ることで効果があることが知られている。また、この時
接点ａの容量の５０〜７０％はＴ２のゲートと基板との
間の容量がしめている。ところが第２図に示すような従
来の設計ではメモリセルのサイズを縮小しようと考えた
場合にＭＯＳ ＦＥＴ Ｔ２はソフトエラ一対策の為に
どうしてもある程度の容量を保たなければならないため
に小さくできない。
ベルにあシ、接点すが“０”レベルにあったとした場合
にソフトエラーの対策としては接点ａの容量を大きくす
ることで効果があることが知られている。また、この時
接点ａの容量の５０〜７０％はＴ２のゲートと基板との
間の容量がしめている。ところが第２図に示すような従
来の設計ではメモリセルのサイズを縮小しようと考えた
場合にＭＯＳ ＦＥＴ Ｔ２はソフトエラ一対策の為に
どうしてもある程度の容量を保たなければならないため
に小さくできない。
このようにメモリー容量の増加に伴ないセルサイズを小
さくしなければ々らない罠もかかわらず（ ソフトエラーがあるためにＭＯＳ ＦＩＩＴの大きさを
あまｐ小さくできないという問題があった。
さくしなければ々らない罠もかかわらず（ ソフトエラーがあるためにＭＯＳ ＦＩＩＴの大きさを
あまｐ小さくできないという問題があった。
本発明の目的はメモリセル内のＭＯＳ ＦＦｔＴのゲー
トを小さくしても十分に容量をもつととができソフトエ
ラー忙強いメモリセルを提供するものである。
トを小さくしても十分に容量をもつととができソフトエ
ラー忙強いメモリセルを提供するものである。
上記目的を達成するために本発明の構成はメモリセル内
のフリップフロップを構成するＭＯ８ＦＥ〒のゲートと
転送用ＭＯ８ＦＥＴの間に電源電圧よりもしきい値の高
い容量用ゲートをもうけたことを特徴とするものである
。
のフリップフロップを構成するＭＯ８ＦＥ〒のゲートと
転送用ＭＯ８ＦＥＴの間に電源電圧よりもしきい値の高
い容量用ゲートをもうけたことを特徴とするものである
。
次に図面を用いて本発明の構成について説明する。第４
図は本発明によシ設計されたメモリセルの断面図である
。第４図ではフリップ７０ツブを構成するＭＯＩ９ＦＩ
ｉ’ｆ”］” ｔのゲート延長部は容量用ＭＯ８ＦＩＴ
Ｔｓのゲートに連なっている。そしてＴ。
図は本発明によシ設計されたメモリセルの断面図である
。第４図ではフリップ７０ツブを構成するＭＯＩ９ＦＩ
ｉ’ｆ”］” ｔのゲート延長部は容量用ＭＯ８ＦＩＴ
Ｔｓのゲートに連なっている。そしてＴ。
のゲートと転送用ＭＯ８ＦＥ’Ｉ”Ｉ’、の拡散層部１
０とは第２の導電層である多結晶シリコンによって共通
に接続されている。なお、本発明において電源電圧で容
量用ＭＯ８ＦＥＴがしきい値電圧に達しないようにゲー
トの直下に例えば基板６がＰ型基板であるならばボ四ン
等のＰ型不純物をイオン注入する。第５図は本発明によ
るメモリセルの設計例であり、１２は容量用ＭＯ８ＦＥ
ＴＴｆｉのゲートと転送用ＭＯ８１’ＥＴ’ｌ’４の拡
散層部１０とを多結晶シリコン層９で共通に接続させる
ためのコンタクトであシ、１３．１３’は容量用ＭＯ８
ＦＦｔＴＴ、が電源電圧においてしきい値電圧に達しな
いようＫするためのイオン注入用の穴である。
０とは第２の導電層である多結晶シリコンによって共通
に接続されている。なお、本発明において電源電圧で容
量用ＭＯ８ＦＥＴがしきい値電圧に達しないようにゲー
トの直下に例えば基板６がＰ型基板であるならばボ四ン
等のＰ型不純物をイオン注入する。第５図は本発明によ
るメモリセルの設計例であり、１２は容量用ＭＯ８ＦＥ
ＴＴｆｉのゲートと転送用ＭＯ８１’ＥＴ’ｌ’４の拡
散層部１０とを多結晶シリコン層９で共通に接続させる
ためのコンタクトであシ、１３．１３’は容量用ＭＯ８
ＦＦｔＴＴ、が電源電圧においてしきい値電圧に達しな
いようＫするためのイオン注入用の穴である。
このような構成にすればメモリーセルを小さくしてもゲ
ート容量を十分に保つことができ、ソフトエラーにも強
くなる。
ート容量を十分に保つことができ、ソフトエラーにも強
くなる。
以上述べたように、本発明の方法によシ構成すれば従来
方法に比べてメモリセルのサイズを縮小化した際におこ
るソフトエラーを防ぐことができ、従ってメモリ容量の
増加に伴なうチップサイズの大型化を防ぎ製造歩留りの
増加が可能とまる。
方法に比べてメモリセルのサイズを縮小化した際におこ
るソフトエラーを防ぐことができ、従ってメモリ容量の
増加に伴なうチップサイズの大型化を防ぎ製造歩留りの
増加が可能とまる。
第１図は従来のＭＯＳ ＦＦｔＴを用いたスタティック
型メモリセルの回路図であり、第２図はその設計例であ
る。第３図は第２図の断面図であシ、第４図は本発明に
よシ設計したメモリセルの断面図であり、第５図は本発
明による設計例である。 １．１’−・・・・・グランドｌｌ、２．３・・・・・
・ディジット線、４・・・・・・電源線、５・・・・・
・ソード線、６・・・・・・基板、７・・・・・・フィ
ールド絶縁膜、８．１１・−・・・・層間絶縁膜、９・
・・・・・１部を負荷抵抗とした多結晶シリコン（第２
の導電層）、１０・・・・・・転送用ＭＯ８ＦＦｉＴの
拡散層部、１２・・・・・・コンタク）、１３．１３’
・・パ°°イオン注入用コンタクト、ＴＩ ＋ ＴＩ
’・°゛°°°°フリツプフロツ１回路するＭＯ８ＦＥ
Ｔ％Ｔｓ 、 Ｔ４・・・・・・転送用Ｍ０８ＦＦｉＴ
、Ｒ，Ｒ’−°°°−多結晶シリコンにイオン注入して
作った負荷抵抗、Ｔｌ ＋ Ｔａ２・・・・・・容量用
ＭＯ８ＦＦＩＴ。 第１図 第３図
型メモリセルの回路図であり、第２図はその設計例であ
る。第３図は第２図の断面図であシ、第４図は本発明に
よシ設計したメモリセルの断面図であり、第５図は本発
明による設計例である。 １．１’−・・・・・グランドｌｌ、２．３・・・・・
・ディジット線、４・・・・・・電源線、５・・・・・
・ソード線、６・・・・・・基板、７・・・・・・フィ
ールド絶縁膜、８．１１・−・・・・層間絶縁膜、９・
・・・・・１部を負荷抵抗とした多結晶シリコン（第２
の導電層）、１０・・・・・・転送用ＭＯ８ＦＦｉＴの
拡散層部、１２・・・・・・コンタク）、１３．１３’
・・パ°°イオン注入用コンタクト、ＴＩ ＋ ＴＩ
’・°゛°°°°フリツプフロツ１回路するＭＯ８ＦＥ
Ｔ％Ｔｓ 、 Ｔ４・・・・・・転送用Ｍ０８ＦＦｉＴ
、Ｒ，Ｒ’−°°°−多結晶シリコンにイオン注入して
作った負荷抵抗、Ｔｌ ＋ Ｔａ２・・・・・・容量用
ＭＯ８ＦＦＩＴ。 第１図 第３図
Claims (1)
- スタティック型メモリセルを有する記憶回路装置におい
て前記スタティック型メモリセルの７リツプフロツプを
構成するＭＯＳＦＥＴと転送用ＭＯ８ＦＥＴ の間に容
量用ゲートをもうけたことを特徴とする記憶回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58041677A JPS59167051A (ja) | 1983-03-14 | 1983-03-14 | 記憶回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58041677A JPS59167051A (ja) | 1983-03-14 | 1983-03-14 | 記憶回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59167051A true JPS59167051A (ja) | 1984-09-20 |
Family
ID=12615043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58041677A Pending JPS59167051A (ja) | 1983-03-14 | 1983-03-14 | 記憶回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59167051A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61128557A (ja) * | 1984-11-28 | 1986-06-16 | Hitachi Ltd | 半導体メモリ装置 |
| JPS62204650A (ja) * | 1986-03-05 | 1987-09-09 | Hitachi Ltd | Ｐｂ信号試験方式 |
| JPS6398123A (ja) * | 1986-10-15 | 1988-04-28 | Tokai Kounetsu Kogyo Kk | 半導体製造用ウエハ−ボ−トの製法 |
| US5095346A (en) * | 1990-06-05 | 1992-03-10 | Samsung Electronics Co., Ltd. | Stacked-capacitor for a dram cell |
| US5821136A (en) * | 1989-01-18 | 1998-10-13 | Stmicroelectronics, Inc. | Inverted field-effect device with polycrystalline silicon/germanium channel |
| US5831326A (en) * | 1989-01-18 | 1998-11-03 | Stmicroelectronics, Inc. | Semiconductor device with resistive load element |
| US6140684A (en) * | 1997-06-24 | 2000-10-31 | Stmicroelectronic, Inc. | SRAM cell structure with dielectric sidewall spacers and drain and channel regions defined along sidewall spacers |
-
1983
- 1983-03-14 JP JP58041677A patent/JPS59167051A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61128557A (ja) * | 1984-11-28 | 1986-06-16 | Hitachi Ltd | 半導体メモリ装置 |
| US4849801A (en) * | 1984-11-28 | 1989-07-18 | Hitachi, Ltd. | Semiconductor memory device having increased capacitance for the storing nodes of the memory cells |
| JPS62204650A (ja) * | 1986-03-05 | 1987-09-09 | Hitachi Ltd | Ｐｂ信号試験方式 |
| JPS6398123A (ja) * | 1986-10-15 | 1988-04-28 | Tokai Kounetsu Kogyo Kk | 半導体製造用ウエハ−ボ−トの製法 |
| JPH0770494B2 (ja) * | 1986-10-15 | 1995-07-31 | 東海高熱工業株式会社 | 半導体製造用ウエハ−ボ−トの製法 |
| US5821136A (en) * | 1989-01-18 | 1998-10-13 | Stmicroelectronics, Inc. | Inverted field-effect device with polycrystalline silicon/germanium channel |
| US5831326A (en) * | 1989-01-18 | 1998-11-03 | Stmicroelectronics, Inc. | Semiconductor device with resistive load element |
| US5095346A (en) * | 1990-06-05 | 1992-03-10 | Samsung Electronics Co., Ltd. | Stacked-capacitor for a dram cell |
| US6140684A (en) * | 1997-06-24 | 2000-10-31 | Stmicroelectronic, Inc. | SRAM cell structure with dielectric sidewall spacers and drain and channel regions defined along sidewall spacers |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4890148A (en) | Semiconductor memory cell device with thick insulative layer | |
| US4849801A (en) | Semiconductor memory device having increased capacitance for the storing nodes of the memory cells | |
| US4084108A (en) | Integrated circuit device | |
| US5162889A (en) | Static random access memory cell | |
| US4780751A (en) | Semiconductor integrated circuit device | |
| JPS61292951A (ja) | 半導体集積回路装置の製法 | |
| JPS59167051A (ja) | 記憶回路装置 | |
| JPS5950102B2 (ja) | 半導体メモリ装置 | |
| JP3144579B2 (ja) | 半導体集積回路装置 | |
| US5241204A (en) | Semiconductor memory | |
| JPH07302846A (ja) | 半導体メモリ装置 | |
| JPS62224076A (ja) | 半導体集積回路装置 | |
| JPS6159360U (ja) | ||
| JPS6343901B2 (ja) | ||
| JPS63219154A (ja) | 半導体装置 | |
| US5289404A (en) | Semiconductor memory device | |
| JPH0273666A (ja) | 半導体メモリ装置 | |
| JPS61239660A (ja) | 半導体記憶回路装置 | |
| JPS60261167A (ja) | 半導体集積回路装置 | |
| JPS628559A (ja) | 半導体集積回路装置 | |
| EP0468422A2 (en) | Semiconductor memory | |
| JPS62214593A (ja) | 半導体記憶装置 | |
| KR950010050B1 (ko) | 반도체 장치의 웰 가드링 방법 및 그 구조 | |
| JP3216302B2 (ja) | 薄膜トランジスタを有する半導体メモリ装置およびその製造方法 | |
| JPS61194874A (ja) | 半導体装置 |