JPS5950102B2 - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPS5950102B2
JPS5950102B2 JP52002623A JP262377A JPS5950102B2 JP S5950102 B2 JPS5950102 B2 JP S5950102B2 JP 52002623 A JP52002623 A JP 52002623A JP 262377 A JP262377 A JP 262377A JP S5950102 B2 JPS5950102 B2 JP S5950102B2
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JP
Japan
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memory device
semiconductor memory
polycrystalline silicon
memory cell
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JP52002623A
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JPS5387681A (en
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盛 高橋
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Nippon Electric Co Ltd
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 本発明は半導体メモリ装置、特に絶縁ゲート電界効果型
半導体集積回路を用いたメモリ装置の改良に関するもの
である。
従来、絶縁ゲート型電界効果型半導体集積回路（ＭＯＳ
集積回路）の分野においてＭＯＳ素子を用いてメモリセ
ルを構成する方法が採られて以来、いかに多くのビット
数を単位チップ中に収容するかがひとつの課題となつて
いる。
そのために単位メモリセル中の素子数を少くすると共に
素子の構成方法を簡単化することにより大容量化を計る
努力がなされている。現在のところ単位メモリセルを構
成する素子数が最も少いセルは、例えば第１図に示すよ
うな１トランジスタ型メモリセルと称されるもので、こ
れは１個の転送ゲートトランジスタ１０２と情報蓄積用
コンデンサ１０３とで構成される。
この型のセルの配線は通常多結晶シリコン１０４、１０
５とアルミニウム１０６とで形成されるためその構造は
簡単であり、かつチップの製造工程数は比較的少く容易
であるが、セル面積が大きいのが欠点である。これに対
して第２図に示す表面電荷型メモリセルと称されるもの
は１トランジスタ型メモリセルにおける転送ゲートトラ
ンジスタのソース・ドレイン拡散領域１０７′がひとつ
省略され゜た構造となつており、面積的には１トランジ
スタ型メモリセルよりも小さいという利点がある。しか
しながら第２図の表面電荷型メモリセルでは面積を小さ
くするために転送ゲート電極２０４の下側に二酸化シリ
コン膜２１０を介して蓄積用コンデンサの電極２０５を
配置している。そのために配線構造は多結晶シリコン２
０５−多結晶シリコン２０４−アルミニウム２０６の三
層構造となり複雑であり、かつ製造工程数が多いために
歩留りは低いのが欠点である。本発明の目的は従来より
も配線構造が簡単でかつ製造工程数の少い表面電荷型メ
モリセルを有する半導体メモリ装置を提供することにあ
る。
本発明の半導体メモリ装置に於ては、表面電荷型メモリ
セルの転送ゲート電極と情報蓄積用コンデンサの電極と
が連続した多結晶半導体で形成され、かつこれらの両電
極はＰ−Ｎ接合によつて電気的に絶縁されている。本発
明の半導体メモリ装置は、表面電荷型セルの転送ゲート
電極と情報蓄積用コンデンサの電極ｊとが連続した多結
晶半導体で形成されているために配線層の構造が従来の
表面電荷型セルと比較して簡単であるため高信頼度を有
し、かつ製造工程数が少いた、めに製造歩留りが良好で
ある。
つぎに図面を用いて本発明の実施例を説明す・る。第３
図に本発明のメモリセルを示すように比抵抗が２Ω・
Ｃｍ（７）Ｐ型シリコン基板３０１上に膜厚４００Λの
二酸化シリコン膜３０８を介して膜厚が４０００人の多
結晶シリコン３０４と３０５が被着形成されている。多
結晶シリコン３０４には１Ｘ１０２０個／ＣＩＩ］３程
度のリンが導入されているためにＮ型の伝導性を示すの
に対し、多結晶シリコン３０５には１×１０１８個／Ｃ
ｍ３程度のボロンが導入されているためにＰ型の伝導性
を示す。これは多結晶シリコンをパターニングした後全
面にまずボロンを導入し、つぎにフオトレジストをマス
クとして多結晶シリコン３０４の領域にリンをイオンイ
ンプランテーシヨン技術により導入して形成される。領
域３０５上に選択的に被着された二酸化シリコンをマス
タとして領域３０４中に熱拡散によつてリンを導入する
ことも可能である。Ｎ型の多結晶シリコン３０４はメモ
リセル行列のワード線であると同時に転送ゲート電極で
あり、Ｐ型の多結晶シリコン３０５は情報蓄積用コンデ
ンサのゲート電極である。
転送ゲート電極３０４が高単位にもち上げられるとアル
ミニウム層で形成されたビツト線３０６に接続されたＮ
＋拡散領域３０７からの情報が書き込まれＰ型多結晶，
シリコン３０５の直下の基板表面にその情報が蓄積され
る。Ｐ型のゲート電極３０５は一定単位に保つ訳である
が、Ｎ型の転送ゲート電極３０４と電気的に絶縁するた
めに常にこれらの電極のＰ−Ｎ接合間は逆方向バイアス
となるように一定電位，が設定される。例えば転送ゲー
ト３０４はＯ〜１０Ｖの範囲の電位をとるとした場合蓄
積用ゲート３０５の電位を０Ｖとすればこれらの電極は
実用的には電気的に絶縁されることになる。蓄積用ゲー
ト３０５を０Ｖとしても読み込まれた情報が十分に蓄積
されるよう基板の表面ポテンシヤルを十分下げるために
、蓄積用コンデンサの基板表面近傍には深さ１０００人
付近にイオンインプランテーシヨン技術により１×１０
１６個／醪程度のリンイオン３１１が導入されている。
また寄生ＭＯＳ効果を防止するためにＰ＋拡散層により
チヤンネルストツパ一３０９が設けられ、その上には膜
厚８０００人の二酸化シリコン膜３１０が設けられてい
る。実施例に示したように転送ゲート電極３０４は蓄積
用コンデンサのゲート電極３０５と連続した多結晶シリ
コン中に形成されているために配線層の構造は第２図に
示した従来の表面電荷型メモリセルと比較して簡単であ
るため、多結晶シリコン３０４および゛あるいはアルミ
ニウム層３０６の断線の心配がなく装置の信頼性が増す
。また本発明の装置に於ては多結晶シリコンの成長工程
は一度のみで゛あり、また多結晶シリコンのパターニン
グ工程数は従来よりも少くて済むために製造歩留りは良
好である。尚、本実施例に於てＰ型の半導体基板を用い
たＮチヤンネル型の半導体メモリ装置に関して説明した
が、Ｎ型の基板を用いたＰチヤンネル型の装置に関して
も、Ｎ型領域をＰ型領域に、Ｐ型領域をＮ型領域におき
かえれば本実施例と同様の事が言える。
【図面の簡単な説明】
第１図は従来の半導体メモリ装置の１トランジスタ型メ
モリセルの断面図、第２図は従来の半導体メモリ装置の
表面電荷型メモリセルの断面図、第３図は本発明の半導
体メモリ装置の表面電荷型メモリセルの断面図である。 図中の番号は３０１はＰ型シリコン基板、３０４は転送
ゲート電極、３０５は情報蓄積用コンデンサのゲート電
極、３０６はアルミニウム配線層、３０７はＮ＋不純物
拡散領域、３０８はゲート絶縁膜、３０９はチヤンネル
ストツパのＰ＋不純物拡散領域、３１０は二酸化シリコ
ン、３１１は基板表面層に導入されたドナーオンをそれ
ぞれ示す。

Claims (1)

    【特許請求の範囲】
  1. １ 第一の伝導型を有する半導体基板と、該半導体基板
    の一主表面に設けられ第二の伝導型を有する不純物拡散
    領域と、該拡散領域上から該基板表面上に亘つて設けら
    れた絶縁被膜と、該絶縁被膜上に設けられ、該第一及び
    第二の伝導型を示す部分を有する多結晶半導体とを含む
    半導体メモリ装置。
JP52002623A 1977-01-12 1977-01-12 半導体メモリ装置 Expired JPS5950102B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP52002623A JPS5950102B2 (ja) 1977-01-12 1977-01-12 半導体メモリ装置
US05/868,321 US4184085A (en) 1977-01-12 1978-01-10 Semiconductor memory device comprising a p-n junction in a polycrystalline semiconductor layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP52002623A JPS5950102B2 (ja) 1977-01-12 1977-01-12 半導体メモリ装置

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Publication Number Publication Date
JPS5387681A JPS5387681A (en) 1978-08-02
JPS5950102B2 true JPS5950102B2 (ja) 1984-12-06

Family

ID=11534518

Family Applications (1)

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JP52002623A Expired JPS5950102B2 (ja) 1977-01-12 1977-01-12 半導体メモリ装置

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US4184085A (en) 1980-01-15
JPS5387681A (en) 1978-08-02

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