JPH09223802A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09223802A JPH09223802A JP8052511A JP5251196A JPH09223802A JP H09223802 A JPH09223802 A JP H09223802A JP 8052511 A JP8052511 A JP 8052511A JP 5251196 A JP5251196 A JP 5251196A JP H09223802 A JPH09223802 A JP H09223802A
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- diffusion region
- mosfet
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Abstract
(57)【要約】
【課題】 ＳＯＩ基板上の２つ以上のＭＯＳＦＥＴにＳ
ＯＩ膜下のシリコン半導体基板側から夫々異なる電位の
バックバイアスを与えて２つ以上の異なる所望のしきい
値電圧の制御を可能とする半導体装置及びその製造方法
を提供する。 【解決手段】 ＳＯＩ基板上に形成され２つ以上の異な
るしきい値電圧を持つＭＯＳＦＥＴ（Ｔ１、Ｔ２）の直
下の半導体基板１の表面領域に、各々が電気的に分離さ
れるように不純物拡散領域（６１、６２）を形成する。
この不純物拡散領域に各々異なる値の印加電圧を加えて
２つ以上の異なるＭＯＳＦＥＴのしきい値電圧をバック
バイアス効果によって制御する。ＳＯＩ膜３に形成され
たＭＯＳＦＥＴの直下の半導体基板の不純物拡散領域
は、高加速電圧を印加することが可能なイオン注入装置
を用いてＳＯＩ膜を貫通するように導電性不純物のイオ
ン注入を行って形成される。本発明の半導体装置を半導
体メモリに用いることにより、その読み出し／書き込み
の高速化及び安定化を図ることができる。
ＯＩ膜下のシリコン半導体基板側から夫々異なる電位の
バックバイアスを与えて２つ以上の異なる所望のしきい
値電圧の制御を可能とする半導体装置及びその製造方法
を提供する。 【解決手段】 ＳＯＩ基板上に形成され２つ以上の異な
るしきい値電圧を持つＭＯＳＦＥＴ（Ｔ１、Ｔ２）の直
下の半導体基板１の表面領域に、各々が電気的に分離さ
れるように不純物拡散領域（６１、６２）を形成する。
この不純物拡散領域に各々異なる値の印加電圧を加えて
２つ以上の異なるＭＯＳＦＥＴのしきい値電圧をバック
バイアス効果によって制御する。ＳＯＩ膜３に形成され
たＭＯＳＦＥＴの直下の半導体基板の不純物拡散領域
は、高加速電圧を印加することが可能なイオン注入装置
を用いてＳＯＩ膜を貫通するように導電性不純物のイオ
ン注入を行って形成される。本発明の半導体装置を半導
体メモリに用いることにより、その読み出し／書き込み
の高速化及び安定化を図ることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に係
り、とくにＳＯＩ（Silicon On Insulator) 構造を有す
る基板（以下、ＳＯＩ基板という）の上に設けられた半
導体層（以下、ＳＯＩ膜という）に形成されるＭＯＳＦ
ＥＴに関する。
り、とくにＳＯＩ（Silicon On Insulator) 構造を有す
る基板（以下、ＳＯＩ基板という）の上に設けられた半
導体層（以下、ＳＯＩ膜という）に形成されるＭＯＳＦ
ＥＴに関する。
【０００２】
【従来の技術】ＳＯＩ基板上のＭＯＳＦＥＴ素子（以
下、ＳＯＩ素子という）は、通常のバルクシリコン半導
体基板上の素子と比較してジャンクション容量等の浮遊
容量が小さいため高速動作に優れており、近年さかんに
研究開発が行われている。ＳＯＩ基板上のＭＯＳＦＥＴ
のしきい値電圧の制御にはバルク基板上のＭＯＳＦＥＴ
と同様、チャネル部への導電性不純物（チャネル不純
物）のイオン注入する方法が用いられ、そのドーズ量に
よってコントロールされている。しかし、ＳＯＩ素子は
バルク素子（バルク半導体基板に形成されたＭＯＳＦＥ
Ｔなどの半導体素子）よりもチャネル不純物の濃度に強
く影響を受け、特にチャネル形成時にできるチャネル直
下の空乏層幅がチャネル不純物濃度によって変化するた
めそのチャネル直下の空乏層の影響による特性変化とし
きい値電圧の制御を両立させることが困難であった。
下、ＳＯＩ素子という）は、通常のバルクシリコン半導
体基板上の素子と比較してジャンクション容量等の浮遊
容量が小さいため高速動作に優れており、近年さかんに
研究開発が行われている。ＳＯＩ基板上のＭＯＳＦＥＴ
のしきい値電圧の制御にはバルク基板上のＭＯＳＦＥＴ
と同様、チャネル部への導電性不純物（チャネル不純
物）のイオン注入する方法が用いられ、そのドーズ量に
よってコントロールされている。しかし、ＳＯＩ素子は
バルク素子（バルク半導体基板に形成されたＭＯＳＦＥ
Ｔなどの半導体素子）よりもチャネル不純物の濃度に強
く影響を受け、特にチャネル形成時にできるチャネル直
下の空乏層幅がチャネル不純物濃度によって変化するた
めそのチャネル直下の空乏層の影響による特性変化とし
きい値電圧の制御を両立させることが困難であった。
【０００３】これを解決するためＳＯＩ基板上のＭＯＳ
ＦＥＴは、ＳＯＩ膜下のシリコン半導体基板の電位状態
によってＭＯＳＦＥＴのしきい値電圧が変化するいわゆ
るＳＯＩ基板上のＭＯＳＦＥＴの“バックバイアス効
果”を利用してしきい値電圧を制御する方法も試みられ
ているが、シリコン半導体基板には一律の電位しか与え
ることができないために、この方法で回路上の２つ以上
の異なるしきい値電圧を持つトランジスタを同時に制御
することは不可能であった。本発明は、このような事情
によりなされたものであり、ＳＯＩ基板上の２つ以上の
ＭＯＳＦＥＴにＳＯＩ膜下のシリコン半導体基板側から
それぞれ異なる電位のバックバイアスを与えることによ
って２つ以上の異なる所望のしきい値電圧の制御を可能
とする半導体装置及びその製造方法を提供する。
ＦＥＴは、ＳＯＩ膜下のシリコン半導体基板の電位状態
によってＭＯＳＦＥＴのしきい値電圧が変化するいわゆ
るＳＯＩ基板上のＭＯＳＦＥＴの“バックバイアス効
果”を利用してしきい値電圧を制御する方法も試みられ
ているが、シリコン半導体基板には一律の電位しか与え
ることができないために、この方法で回路上の２つ以上
の異なるしきい値電圧を持つトランジスタを同時に制御
することは不可能であった。本発明は、このような事情
によりなされたものであり、ＳＯＩ基板上の２つ以上の
ＭＯＳＦＥＴにＳＯＩ膜下のシリコン半導体基板側から
それぞれ異なる電位のバックバイアスを与えることによ
って２つ以上の異なる所望のしきい値電圧の制御を可能
とする半導体装置及びその製造方法を提供する。
【０００４】
【課題を解決するための手段】本発明の半導体装置は、
ＳＯＩ基板上に形成され、２つ以上の異なるしきい値電
圧を持つＭＯＳＦＥＴの直下の半導体基板の表面領域
に、各々が電気的に分離されるように不純物拡散領域を
形成し、この不純物拡散領域に各々異なる値の印加電圧
を加えて２つ以上の異なるＭＯＳＦＥＴのしきい値電圧
をバックバイアス効果によって制御することを特徴とす
る。ＳＯＩ膜に形成されたＭＯＳＦＥＴの直下の半導体
基板の不純物拡散領域は、高加速電圧を印加することが
可能なイオン注入装置を用いてＳＯＩ膜を貫通するよう
に導電性不純物のイオン注入を行って形成される。本発
明の半導体装置を半導体メモリに用いることにより、そ
の読み出し／書き込みの高速度化を図ることができる。
ＳＯＩ基板上に形成され、２つ以上の異なるしきい値電
圧を持つＭＯＳＦＥＴの直下の半導体基板の表面領域
に、各々が電気的に分離されるように不純物拡散領域を
形成し、この不純物拡散領域に各々異なる値の印加電圧
を加えて２つ以上の異なるＭＯＳＦＥＴのしきい値電圧
をバックバイアス効果によって制御することを特徴とす
る。ＳＯＩ膜に形成されたＭＯＳＦＥＴの直下の半導体
基板の不純物拡散領域は、高加速電圧を印加することが
可能なイオン注入装置を用いてＳＯＩ膜を貫通するよう
に導電性不純物のイオン注入を行って形成される。本発
明の半導体装置を半導体メモリに用いることにより、そ
の読み出し／書き込みの高速度化を図ることができる。
【０００５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。まず、図１乃至図７および図１６
を参照して第１の発明の実施の形態を説明する。図１
は、半導体装置の断面図、図２乃至図７は、図１に示す
半導体装置の製造工程断面図である。本発明のＳＯＩ基
板は、半導体基板１、半導体基板１上の絶縁膜２及びこ
の絶縁膜２の上に形成された単結晶の半導体層３（ＳＯ
Ｉ膜）から構成されている。ＳＯＩ膜３には複数のＭＯ
ＳＦＥＴ（Ｔ１、Ｔ２）が形成されており、これらは素
子分離領域である酸化膜７によって分離されている。Ｓ
ＯＩ膜の素子領域に形成されている前記ＭＯＳＦＥＴ
は、所定の距離を隔てて配置されたソース／ドレイン領
域１０と、ソース／ドレイン領域１０の間の上にゲート
酸化膜を介して形成されたゲート電極９から構成されて
いる。このＭＯＳＦＥＴの直下の半導体基板１の表面領
域に導電性の不純物拡散領域６が形成されている。ＭＯ
ＳＦＥＴ（Ｔ１）の直下には不純物拡散領域６１が形成
され、ＭＯＳＦＥＴ（Ｔ２）の直下には不純物拡散領域
６２が形成されている。
施の形態を説明する。まず、図１乃至図７および図１６
を参照して第１の発明の実施の形態を説明する。図１
は、半導体装置の断面図、図２乃至図７は、図１に示す
半導体装置の製造工程断面図である。本発明のＳＯＩ基
板は、半導体基板１、半導体基板１上の絶縁膜２及びこ
の絶縁膜２の上に形成された単結晶の半導体層３（ＳＯ
Ｉ膜）から構成されている。ＳＯＩ膜３には複数のＭＯ
ＳＦＥＴ（Ｔ１、Ｔ２）が形成されており、これらは素
子分離領域である酸化膜７によって分離されている。Ｓ
ＯＩ膜の素子領域に形成されている前記ＭＯＳＦＥＴ
は、所定の距離を隔てて配置されたソース／ドレイン領
域１０と、ソース／ドレイン領域１０の間の上にゲート
酸化膜を介して形成されたゲート電極９から構成されて
いる。このＭＯＳＦＥＴの直下の半導体基板１の表面領
域に導電性の不純物拡散領域６が形成されている。ＭＯ
ＳＦＥＴ（Ｔ１）の直下には不純物拡散領域６１が形成
され、ＭＯＳＦＥＴ（Ｔ２）の直下には不純物拡散領域
６２が形成されている。
【０００６】半導体基板１には、コンタクト領域となる
ｐ型高濃度不純物拡散領域１５が形成され、不純物拡散
領域６１には、コンタクト領域となるｎ型不純物拡散領
域１４１が形成され、不純物拡散領域６２には、コンタ
クト領域となるｎ型不純物拡散領域１４２が形成されて
いる。ＭＯＳＦＥＴ及び素子分離領域を被覆するように
これらの上に層間絶縁膜１１が形成されている。層間絶
縁膜１１にはアルミニウムなどの金属配線１６が形成さ
れている。この金属配線１６は、層間絶縁膜１１及び素
子分離酸化膜７を通して形成された貫通孔を通して内部
のコンタクト領域１５、１４１、１４２やソース／ドレ
イン領域１０に電気的に接続している。不純物拡散領域
６１のｎ＋コンタクト領域１４１には、金属配線１６１
が層間絶縁膜１１と素子分離酸化膜７を貫通する貫通孔
を介して電気的に接続されている。ＭＯＳＦＥＴ（Ｔ
１）のソース領域には、金属配線１６２が層間絶縁膜１
１を貫通する貫通孔を介して電気的に接続されている。
ＭＯＳＦＥＴ（Ｔ１）のドレイン領域には、金属配線１
６３が層間絶縁膜１１を貫通する貫通孔を介して電気的
に接続されている。半導体基板１のｐ＋コンタクト領域
１５には、金属配線１６４が層間絶縁膜１１と素子分離
酸化膜７を貫通する貫通孔を介して電気的に接続されて
いる。
ｐ型高濃度不純物拡散領域１５が形成され、不純物拡散
領域６１には、コンタクト領域となるｎ型不純物拡散領
域１４１が形成され、不純物拡散領域６２には、コンタ
クト領域となるｎ型不純物拡散領域１４２が形成されて
いる。ＭＯＳＦＥＴ及び素子分離領域を被覆するように
これらの上に層間絶縁膜１１が形成されている。層間絶
縁膜１１にはアルミニウムなどの金属配線１６が形成さ
れている。この金属配線１６は、層間絶縁膜１１及び素
子分離酸化膜７を通して形成された貫通孔を通して内部
のコンタクト領域１５、１４１、１４２やソース／ドレ
イン領域１０に電気的に接続している。不純物拡散領域
６１のｎ＋コンタクト領域１４１には、金属配線１６１
が層間絶縁膜１１と素子分離酸化膜７を貫通する貫通孔
を介して電気的に接続されている。ＭＯＳＦＥＴ（Ｔ
１）のソース領域には、金属配線１６２が層間絶縁膜１
１を貫通する貫通孔を介して電気的に接続されている。
ＭＯＳＦＥＴ（Ｔ１）のドレイン領域には、金属配線１
６３が層間絶縁膜１１を貫通する貫通孔を介して電気的
に接続されている。半導体基板１のｐ＋コンタクト領域
１５には、金属配線１６４が層間絶縁膜１１と素子分離
酸化膜７を貫通する貫通孔を介して電気的に接続されて
いる。
【０００７】ＭＯＳＦＥＴ（Ｔ２）のソース領域には、
金属配線１６５が層間絶縁膜１１を貫通する貫通孔を介
して電気的に接続され、ドレイン領域には、金属配線１
６６が層間絶縁膜１１を貫通する貫通孔を介して電気的
に接続されている。不純物拡散領域６２のｎ＋コンタク
ト領域１４２には、金属配線１６７が層間絶縁膜１１と
素子分離酸化膜７を貫通する貫通孔を介して電気的に接
続されている。金属配線１６は、保護絶縁膜１７によっ
て被覆保護されている。この配線に電源電圧を印加する
端子は、保護絶縁膜１７に形成した貫通孔を介して所定
の金属配線に接続されている。不純物拡散領域６１に接
続されている金属配線１６１には、第１の電圧供給手段
１８が接続されている。不純物拡散領域６２に接続され
ている金属配線１６７には、第２の電圧供給手段１９が
接続されている。半導体基板１の高濃度不純物拡散領域
１５に接続されている金属配線１６４には、第３の電圧
供給手段２０が接続されている。図１に示すように、Ｍ
ＯＳＦＥＴ（Ｔ１）が形成されている素子領域をＡ領域
とし、ＭＯＳＦＥＴ（Ｔ２）が形成されている素子領域
をＢ領域とする。このような構造のＳＯＩ膜に形成され
たＭＯＳＦＥＴには、図１のＡ領域の導電性不純物拡散
領域６１とＢ領域の導電性不純物拡散領域６２が電気的
に分離されているため、それぞれ独自の電位を印加する
ことが可能である。したがって、例えば、シリコン半導
体基板１に０Ｖ、Ａ領域の導電性不純物拡散領域６１に
１Ｖ、Ｂ領域の導電性不純物拡散領域に２Ｖというよう
にＡ領域及びＢ領域の導電性不純物拡散領域６（６１、
６２）にそれぞれ異なるバイアス電位を印加すれば、そ
の上に形成されているＭＯＳＦＥＴには異なる“バック
バイアス”が印加されるので、Ａ領域とＢ領域のＭＯＳ
ＦＥＴはチャネル部が同じ不純物濃度に設定されている
にもかかわらず、異なるしきい値電圧を設定することが
可能となりチャネル不純物濃度の変化による寄生的なＳ
ＯＩ素子（ＭＯＳＦＥＴ）の特性劣下を防ぐことができ
る。
金属配線１６５が層間絶縁膜１１を貫通する貫通孔を介
して電気的に接続され、ドレイン領域には、金属配線１
６６が層間絶縁膜１１を貫通する貫通孔を介して電気的
に接続されている。不純物拡散領域６２のｎ＋コンタク
ト領域１４２には、金属配線１６７が層間絶縁膜１１と
素子分離酸化膜７を貫通する貫通孔を介して電気的に接
続されている。金属配線１６は、保護絶縁膜１７によっ
て被覆保護されている。この配線に電源電圧を印加する
端子は、保護絶縁膜１７に形成した貫通孔を介して所定
の金属配線に接続されている。不純物拡散領域６１に接
続されている金属配線１６１には、第１の電圧供給手段
１８が接続されている。不純物拡散領域６２に接続され
ている金属配線１６７には、第２の電圧供給手段１９が
接続されている。半導体基板１の高濃度不純物拡散領域
１５に接続されている金属配線１６４には、第３の電圧
供給手段２０が接続されている。図１に示すように、Ｍ
ＯＳＦＥＴ（Ｔ１）が形成されている素子領域をＡ領域
とし、ＭＯＳＦＥＴ（Ｔ２）が形成されている素子領域
をＢ領域とする。このような構造のＳＯＩ膜に形成され
たＭＯＳＦＥＴには、図１のＡ領域の導電性不純物拡散
領域６１とＢ領域の導電性不純物拡散領域６２が電気的
に分離されているため、それぞれ独自の電位を印加する
ことが可能である。したがって、例えば、シリコン半導
体基板１に０Ｖ、Ａ領域の導電性不純物拡散領域６１に
１Ｖ、Ｂ領域の導電性不純物拡散領域に２Ｖというよう
にＡ領域及びＢ領域の導電性不純物拡散領域６（６１、
６２）にそれぞれ異なるバイアス電位を印加すれば、そ
の上に形成されているＭＯＳＦＥＴには異なる“バック
バイアス”が印加されるので、Ａ領域とＢ領域のＭＯＳ
ＦＥＴはチャネル部が同じ不純物濃度に設定されている
にもかかわらず、異なるしきい値電圧を設定することが
可能となりチャネル不純物濃度の変化による寄生的なＳ
ＯＩ素子（ＭＯＳＦＥＴ）の特性劣下を防ぐことができ
る。
【０００８】次に、図２乃至図７を参照して本発明の半
導体装置の製造方法を説明する。まず、例えば、抵抗が
４〜６Ωｃｍ程度のｐ型シリコン半導体基板上１の上に
１００ｎｍ程度の厚さのＳｉＯ2 などからなる埋め込み
酸化膜２を形成する。この埋め込み酸化膜２の上に２０
０ｎｍ程度の厚さのシリコン半導体層（ＳＯＩ膜）３を
エピタキシャル成長させる。ＳＯＩ基板は、これら半導
体基板１、埋め込み酸化膜２及びＳＯＩ膜３から構成さ
れている。次に、ＳＯＩ膜３を１０ｎｍ程度酸化して保
護酸化膜（ＳｉＯ2 ）４を形成する。保護酸化膜４を形
成してから、この上にフォトレジストを塗布し、パター
ニングしてマスク５を形成する。このマスクを用いて導
電性不純物、例えば、リン等のｎ型不純物を半導体基板
１の表面領域にイオン注入する。この時、イオン注入装
置は１ＭｅＶ以上の高い加速電圧が加えられるものを用
いて、不純物がＳＯＩ膜３、埋め込み酸化膜２を貫通し
てシリコン基板１に達するように十分に高い加速電圧、
例えば、１ＭｅＶ程度、ドーズ量が１０12ｃｍ-2程度で
イオン注入を行う。また、不純物がイオン注入される領
域はその後ＳＯＩ膜３に形成されるＭＯＳＦＥＴのしき
い値電圧を考慮して、異なるしきい値電圧を持つ２つ以
上のＭＯＳＦＥＴの直下の不純物拡散領域がそれぞれ電
気的に分離されるように前述のごとくフォトレジストの
パターンニングを行う（図２）。
導体装置の製造方法を説明する。まず、例えば、抵抗が
４〜６Ωｃｍ程度のｐ型シリコン半導体基板上１の上に
１００ｎｍ程度の厚さのＳｉＯ2 などからなる埋め込み
酸化膜２を形成する。この埋め込み酸化膜２の上に２０
０ｎｍ程度の厚さのシリコン半導体層（ＳＯＩ膜）３を
エピタキシャル成長させる。ＳＯＩ基板は、これら半導
体基板１、埋め込み酸化膜２及びＳＯＩ膜３から構成さ
れている。次に、ＳＯＩ膜３を１０ｎｍ程度酸化して保
護酸化膜（ＳｉＯ2 ）４を形成する。保護酸化膜４を形
成してから、この上にフォトレジストを塗布し、パター
ニングしてマスク５を形成する。このマスクを用いて導
電性不純物、例えば、リン等のｎ型不純物を半導体基板
１の表面領域にイオン注入する。この時、イオン注入装
置は１ＭｅＶ以上の高い加速電圧が加えられるものを用
いて、不純物がＳＯＩ膜３、埋め込み酸化膜２を貫通し
てシリコン基板１に達するように十分に高い加速電圧、
例えば、１ＭｅＶ程度、ドーズ量が１０12ｃｍ-2程度で
イオン注入を行う。また、不純物がイオン注入される領
域はその後ＳＯＩ膜３に形成されるＭＯＳＦＥＴのしき
い値電圧を考慮して、異なるしきい値電圧を持つ２つ以
上のＭＯＳＦＥＴの直下の不純物拡散領域がそれぞれ電
気的に分離されるように前述のごとくフォトレジストの
パターンニングを行う（図２）。
【０００９】次に、フォトレジストのマスク５を除去し
てからＮ2 雰囲気中で１０００℃前後でアニールして導
電性不純物の活性化を行い、バルクシリコン半導体のウ
ェルに相当する導電性の不純物拡散領域６（６１、６
２）を形成する（図３）。次にＬＯＣＯＳ法を用いてＳ
ＯＩ膜３の上にＳｉＯ2 などの素子分離酸化膜７を形成
する。ここで留意することは、その後のコンタクト開孔
時において、素子分離酸化膜７及び埋め込み酸化膜２を
貫通してシリコン半導体基板１に到達するような孔を開
口する必要があるのでＬＯＣＯＳ形成時の酸化によって
素子分離領域はＳＯＩ膜３を完全にＳｉＯ2 化しておく
必要がある（図４）。次にしきい値電圧の合わせ込みの
ためにＭＯＳＦＥＴ形成領域のチャネル部にイオン注入
を行う。次に、保護酸化膜４を取り除いてから熱酸化な
どによりＳＯＩ膜３の表面にゲート酸化膜（ＳｉＯ2 ）
８を形成する。その後リンがドープされたポリシリコン
膜を推積し、パターニングしてゲート電極９をゲート酸
化膜８の上に形成する。ゲート電極９を形成してから、
これをマスクとしてｎ型不純物、例えば、ＡｓをＳＯＩ
膜３の全面にイオン注入し、活性化アニールを行ってｎ
型ソース／ドレイン領域１０を形成してＭＯＳＦＥＴを
形成する。不純物拡散領域６１の上にはＭＯＳＦＥＴ
（Ｔ１）が形成され、不純物拡散領域６２の上にはＭＯ
ＳＦＥＴ（Ｔ２）が形成される（図５及び図１６参
照）。
てからＮ2 雰囲気中で１０００℃前後でアニールして導
電性不純物の活性化を行い、バルクシリコン半導体のウ
ェルに相当する導電性の不純物拡散領域６（６１、６
２）を形成する（図３）。次にＬＯＣＯＳ法を用いてＳ
ＯＩ膜３の上にＳｉＯ2 などの素子分離酸化膜７を形成
する。ここで留意することは、その後のコンタクト開孔
時において、素子分離酸化膜７及び埋め込み酸化膜２を
貫通してシリコン半導体基板１に到達するような孔を開
口する必要があるのでＬＯＣＯＳ形成時の酸化によって
素子分離領域はＳＯＩ膜３を完全にＳｉＯ2 化しておく
必要がある（図４）。次にしきい値電圧の合わせ込みの
ためにＭＯＳＦＥＴ形成領域のチャネル部にイオン注入
を行う。次に、保護酸化膜４を取り除いてから熱酸化な
どによりＳＯＩ膜３の表面にゲート酸化膜（ＳｉＯ2 ）
８を形成する。その後リンがドープされたポリシリコン
膜を推積し、パターニングしてゲート電極９をゲート酸
化膜８の上に形成する。ゲート電極９を形成してから、
これをマスクとしてｎ型不純物、例えば、ＡｓをＳＯＩ
膜３の全面にイオン注入し、活性化アニールを行ってｎ
型ソース／ドレイン領域１０を形成してＭＯＳＦＥＴを
形成する。不純物拡散領域６１の上にはＭＯＳＦＥＴ
（Ｔ１）が形成され、不純物拡散領域６２の上にはＭＯ
ＳＦＥＴ（Ｔ２）が形成される（図５及び図１６参
照）。
【００１０】次に、ＳｉＯ2 などの層間絶縁膜１１をＳ
ＯＩ膜３及び素子分離酸化膜７の上に堆積する。そし
て、フォトレジストを層間絶縁膜１１の上に塗布し、こ
れをパターニングしてマスク１２を形成する。このマス
ク１２にしたがって層間絶縁膜１１及び素子分離酸化膜
７をＲＩＥ(Reactive Ion Etching)などによりエッチン
グして所定の領域に複数のコンタクト孔を形成する。こ
れらのコンタクト孔は、それぞれ不純物拡散領域６、半
導体基板１の主面及びソース／ドレイン領域１０に到達
するように開口される（図６）。次に、マスク１２を取
り除いてから再びフォトレジストを層間絶縁膜１１の上
に塗布し、これをパターニングしてマスク１３を形成す
る。このマスク１３は、半導体基板１主面及びソース／
ドレイン領域１０が露出しているコンタクト孔は被覆
し、不純物拡散領域６が露出しているコンタクト孔は被
覆しない。この不純物拡散領域６が露出しているコンタ
クト孔には、リン（Ｐ）などのｎ型不純物をイオン注入
し、マスクを取り除いてから活性化アニールを行って、
不純物拡散領域６１、６２にｎ＋高濃度不純物拡散領域
１４１、１４２を形成する。この高濃度不純物拡散領域
を形成することにより金属配線と不純物拡散領域６との
接触抵抗が低減される（図７）。
ＯＩ膜３及び素子分離酸化膜７の上に堆積する。そし
て、フォトレジストを層間絶縁膜１１の上に塗布し、こ
れをパターニングしてマスク１２を形成する。このマス
ク１２にしたがって層間絶縁膜１１及び素子分離酸化膜
７をＲＩＥ(Reactive Ion Etching)などによりエッチン
グして所定の領域に複数のコンタクト孔を形成する。こ
れらのコンタクト孔は、それぞれ不純物拡散領域６、半
導体基板１の主面及びソース／ドレイン領域１０に到達
するように開口される（図６）。次に、マスク１２を取
り除いてから再びフォトレジストを層間絶縁膜１１の上
に塗布し、これをパターニングしてマスク１３を形成す
る。このマスク１３は、半導体基板１主面及びソース／
ドレイン領域１０が露出しているコンタクト孔は被覆
し、不純物拡散領域６が露出しているコンタクト孔は被
覆しない。この不純物拡散領域６が露出しているコンタ
クト孔には、リン（Ｐ）などのｎ型不純物をイオン注入
し、マスクを取り除いてから活性化アニールを行って、
不純物拡散領域６１、６２にｎ＋高濃度不純物拡散領域
１４１、１４２を形成する。この高濃度不純物拡散領域
を形成することにより金属配線と不純物拡散領域６との
接触抵抗が低減される（図７）。
【００１１】次に、半導体基板１を露出させるコンタク
ト孔が露出され、他のコンタクト孔が被覆されるように
フォトレジストをパターニングしてマスク（図示せず）
を形成する。このマスクを介してｐ型不純物である、例
えば、ボロン（Ｂ）をイオン注入し、その後フォトレジ
ストを除去してから活性化アニールを行ってｐ＋高濃度
不純物拡散領域１５を形成する。次に、アルミニウム膜
を層間絶縁膜１１を推積する。そして、パターニングさ
れたフォトレジスト（図示せず）を用いて層間絶縁膜１
１をエッチング加工し、不純物拡散領域６１に接続され
る金属配線１６１、ソース／ドレイン領域１０に接続さ
れる金属配線１６２、１６３、１６５、１６６、高濃度
不純物拡散領域１５に接続される金属配線１６４及び不
純物拡散領域６１に接続される金属配線１６７をそれぞ
れ形成する。次にこれらの金属配線を被覆保護するよう
にＳｉＯ2 などの保護絶縁膜１７を推積する。この後、
保護絶縁膜１７に金属配線とのコンタクト孔を開口し、
金属配線１６１に接続される第１の電圧供給手段１８、
金属配線１６７に接続される第２の電圧供給手段１９及
び金属配線１６４に接続される第３の電圧供給手段２０
をそれぞれ接続して半導体装置を完成させる（図１）。
図１６は、図１の概略平面図である。半導体基板１のＳ
ＯＩ膜上にはフィールド酸化膜７に囲まれてｎチャネル
ＭＯＳＦＥＴ（Ｔ１、Ｔ２）が形成されており、その直
下に不純物拡散領域６のｎ型不純物拡散領域６１、６２
が半導体基板１の表面領域に形成されている。
ト孔が露出され、他のコンタクト孔が被覆されるように
フォトレジストをパターニングしてマスク（図示せず）
を形成する。このマスクを介してｐ型不純物である、例
えば、ボロン（Ｂ）をイオン注入し、その後フォトレジ
ストを除去してから活性化アニールを行ってｐ＋高濃度
不純物拡散領域１５を形成する。次に、アルミニウム膜
を層間絶縁膜１１を推積する。そして、パターニングさ
れたフォトレジスト（図示せず）を用いて層間絶縁膜１
１をエッチング加工し、不純物拡散領域６１に接続され
る金属配線１６１、ソース／ドレイン領域１０に接続さ
れる金属配線１６２、１６３、１６５、１６６、高濃度
不純物拡散領域１５に接続される金属配線１６４及び不
純物拡散領域６１に接続される金属配線１６７をそれぞ
れ形成する。次にこれらの金属配線を被覆保護するよう
にＳｉＯ2 などの保護絶縁膜１７を推積する。この後、
保護絶縁膜１７に金属配線とのコンタクト孔を開口し、
金属配線１６１に接続される第１の電圧供給手段１８、
金属配線１６７に接続される第２の電圧供給手段１９及
び金属配線１６４に接続される第３の電圧供給手段２０
をそれぞれ接続して半導体装置を完成させる（図１）。
図１６は、図１の概略平面図である。半導体基板１のＳ
ＯＩ膜上にはフィールド酸化膜７に囲まれてｎチャネル
ＭＯＳＦＥＴ（Ｔ１、Ｔ２）が形成されており、その直
下に不純物拡散領域６のｎ型不純物拡散領域６１、６２
が半導体基板１の表面領域に形成されている。
【００１２】本発明は、図１のＡ領域の不純物拡散領域
６１とＢ領域の不純物拡散領域６２とは電気的に分離さ
れているため、それぞれ独自の電位を印加することが可
能になる。そのため、例えば、シリコン半導体基板１に
０Ｖ（Ｖ0 ）、Ａ領域の不純物拡散領域６１に１Ｖ（Ｖ
1 ）、Ｂ領域の不純物拡散領域６２に２Ｖ（Ｖ2 ）とい
うようにＡ、Ｂ領域の不純物拡散領域にそれぞれ異なる
バイアス電位を印加すれば、その上に形成されているＭ
ＯＳＦＥＴには異なる“バックバイアス”が印加される
ことになるので、Ａ領域のＭＯＳＦＥＴ（Ｔ１）とＢ領
域のＭＯＳＦＥＴ（Ｔ２）とはチャネル部が同じ不純物
濃度に設定されているにもかかわらず異なるしきい値電
圧（Ｖth）を設定することが可能となる。したがって、
チャネル不純物濃度の変化による寄生的なＳＯＩ素子
（ＭＯＳＦＥＴ）の特性劣下を防ぐことができる。ま
た、本発明を適用するには、シリコン半導体基板１がｎ
型で不純物拡散領域６がｐ型である場合、Ａ、Ｂ領域の
導電性不純物拡散領域が一方がｎ型で他方がｐ型と導電
型が異なる場合などシリコン半導体基板１及びＡ、Ｂ領
域の不純物拡散領域のバイアス電位を不純物拡散領域と
シリコン基板間に順方向電流が生じないような電位状態
に設定すればよい。
６１とＢ領域の不純物拡散領域６２とは電気的に分離さ
れているため、それぞれ独自の電位を印加することが可
能になる。そのため、例えば、シリコン半導体基板１に
０Ｖ（Ｖ0 ）、Ａ領域の不純物拡散領域６１に１Ｖ（Ｖ
1 ）、Ｂ領域の不純物拡散領域６２に２Ｖ（Ｖ2 ）とい
うようにＡ、Ｂ領域の不純物拡散領域にそれぞれ異なる
バイアス電位を印加すれば、その上に形成されているＭ
ＯＳＦＥＴには異なる“バックバイアス”が印加される
ことになるので、Ａ領域のＭＯＳＦＥＴ（Ｔ１）とＢ領
域のＭＯＳＦＥＴ（Ｔ２）とはチャネル部が同じ不純物
濃度に設定されているにもかかわらず異なるしきい値電
圧（Ｖth）を設定することが可能となる。したがって、
チャネル不純物濃度の変化による寄生的なＳＯＩ素子
（ＭＯＳＦＥＴ）の特性劣下を防ぐことができる。ま
た、本発明を適用するには、シリコン半導体基板１がｎ
型で不純物拡散領域６がｐ型である場合、Ａ、Ｂ領域の
導電性不純物拡散領域が一方がｎ型で他方がｐ型と導電
型が異なる場合などシリコン半導体基板１及びＡ、Ｂ領
域の不純物拡散領域のバイアス電位を不純物拡散領域と
シリコン基板間に順方向電流が生じないような電位状態
に設定すればよい。
【００１３】次に、図８を参照して第２の発明の実施の
形態を説明する。図は、半導体装置の断面図である。Ｓ
ＯＩ基板の上に形成される層間絶縁膜、保護絶縁膜、金
属配線などは、省略する。ＳＯＩ基板は、ｐ型シリコン
半導体基板１、この半導体基板１上のＳｉＯ2 などの絶
縁膜２及びこの絶縁膜２の上に形成された単結晶の半導
体層３（ＳＯＩ膜）から構成されている。ＳＯＩ膜３に
は複数のＭＯＳＦＥＴ（Ｔ２、Ｔ３）が形成されてお
り、これらはフィールド酸化膜７によって素子分離され
ている。ＳＯＩ膜の素子領域に形成されているＭＯＳＦ
ＥＴ（Ｔ２）は、所定の距離を隔てて配置されたｎ型ソ
ース／ドレイン領域１０と、ソース／ドレイン領域１０
の間の上にゲート酸化膜８を介して形成されたポリシリ
コンなどのゲート電極９から構成されている。このＭＯ
ＳＦＥＴが形成されている領域の直下の半導体基板１の
表面領域に導電性のｎ型不純物拡散領域６２が形成され
ている。また、ＭＯＳＦＥＴ（Ｔ３）は、ＳＯＩ膜３に
所定の距離を隔てて形成されたｐ型ソース／ドレイン領
域１４と、ソース／ドレイン領域１４の間の上にゲート
酸化膜８を介して形成されたポリシリコンなどのゲート
電極９１から構成されている。このＭＯＳＦＥＴが形成
されている領域の直下の半導体基板１の表面領域に導電
性のｎ型不純物拡散領域６３が形成され、この不純物拡
散領域６３中にｐ型不純物拡散領域６４が形成されてい
る。
形態を説明する。図は、半導体装置の断面図である。Ｓ
ＯＩ基板の上に形成される層間絶縁膜、保護絶縁膜、金
属配線などは、省略する。ＳＯＩ基板は、ｐ型シリコン
半導体基板１、この半導体基板１上のＳｉＯ2 などの絶
縁膜２及びこの絶縁膜２の上に形成された単結晶の半導
体層３（ＳＯＩ膜）から構成されている。ＳＯＩ膜３に
は複数のＭＯＳＦＥＴ（Ｔ２、Ｔ３）が形成されてお
り、これらはフィールド酸化膜７によって素子分離され
ている。ＳＯＩ膜の素子領域に形成されているＭＯＳＦ
ＥＴ（Ｔ２）は、所定の距離を隔てて配置されたｎ型ソ
ース／ドレイン領域１０と、ソース／ドレイン領域１０
の間の上にゲート酸化膜８を介して形成されたポリシリ
コンなどのゲート電極９から構成されている。このＭＯ
ＳＦＥＴが形成されている領域の直下の半導体基板１の
表面領域に導電性のｎ型不純物拡散領域６２が形成され
ている。また、ＭＯＳＦＥＴ（Ｔ３）は、ＳＯＩ膜３に
所定の距離を隔てて形成されたｐ型ソース／ドレイン領
域１４と、ソース／ドレイン領域１４の間の上にゲート
酸化膜８を介して形成されたポリシリコンなどのゲート
電極９１から構成されている。このＭＯＳＦＥＴが形成
されている領域の直下の半導体基板１の表面領域に導電
性のｎ型不純物拡散領域６３が形成され、この不純物拡
散領域６３中にｐ型不純物拡散領域６４が形成されてい
る。
【００１４】ｐ型不純物拡散領域６４には、第１の電圧
供給手段２１が接続されている。ｎ型不純物拡散領域６
２には、第２の電圧供給手段１９が接続されている。半
導体基板１には、第３の電圧供給手段２０が接続されて
いる。また、ｎ型不純物拡散領域６３には、第４の電圧
供給手段２２が接続されており、これによりこの領域の
電位を安定させている。両ＭＯＳＦＥＴは、しきい値電
圧を自由に設定することが可能となりチャネル不純物濃
度の変化による寄生的なＭＯＳＦＥＴなどのＳＯＩ素子
の特性劣下を防ぐことができる。また、この実施例で
は、ｐチャネルＭＯＳＦＥＴ（Ｔ３）を有し、その直下
には、ｐ型不純物拡散領域６４がＭＯＳＦＥＴ（Ｔ３）
に対向するように配置されている。すなわち、半導体基
板に形成される不純物拡散領域は、一方がｎ型で他方が
ｐ型と導電型が異なるが、電圧供給手段から印加される
半導体基板１及び不純物拡散領域６２、６４へのバイア
ス電位をこれら不純物拡散領域と半導体基板との間に順
方向電流が生じないような電位状態に設定すれば適宜こ
れらＭＯＳＦＥＴのしきい値電圧（Ｖth）を下げること
ができる。
供給手段２１が接続されている。ｎ型不純物拡散領域６
２には、第２の電圧供給手段１９が接続されている。半
導体基板１には、第３の電圧供給手段２０が接続されて
いる。また、ｎ型不純物拡散領域６３には、第４の電圧
供給手段２２が接続されており、これによりこの領域の
電位を安定させている。両ＭＯＳＦＥＴは、しきい値電
圧を自由に設定することが可能となりチャネル不純物濃
度の変化による寄生的なＭＯＳＦＥＴなどのＳＯＩ素子
の特性劣下を防ぐことができる。また、この実施例で
は、ｐチャネルＭＯＳＦＥＴ（Ｔ３）を有し、その直下
には、ｐ型不純物拡散領域６４がＭＯＳＦＥＴ（Ｔ３）
に対向するように配置されている。すなわち、半導体基
板に形成される不純物拡散領域は、一方がｎ型で他方が
ｐ型と導電型が異なるが、電圧供給手段から印加される
半導体基板１及び不純物拡散領域６２、６４へのバイア
ス電位をこれら不純物拡散領域と半導体基板との間に順
方向電流が生じないような電位状態に設定すれば適宜こ
れらＭＯＳＦＥＴのしきい値電圧（Ｖth）を下げること
ができる。
【００１５】次に、図９及び図１０を参照して電圧供給
手段が供給する電圧を説明する。図９は、電圧供給手段
に供給される電圧を示し、図１０は、図１に示された半
導体基板に供給される電圧の種類を示している。図９
（ａ）の場合、ＭＯＳＦＥＴ（Ｔ１）側の電圧供給手段
１８が供給する電圧Ｖ1 は、ＶDDであり、ＭＯＳＦＥＴ
（Ｔ２）側の電圧供給手段１９が供給する電圧Ｖ2 は、
低電位電源ＶSSである。図９（ｂ）の場合、電圧Ｖ1 、
Ｖ2 は、いづれもＶBBである。図９（ｃ）の場合、電圧
Ｖ1 、Ｖ2 は、ＶSS及びＶBBのいづれかを選択して供給
される。図９（ｄ）の場合、電圧Ｖ1 、Ｖ2 は、ＶSS、
ＶDD及びＶBBのいづれかを選択して供給される。図９
（ｅ）の場合、電圧Ｖ1 、Ｖ2 は、ＶSS、ＶDD、ＶBL及
びＶBBのいづれかを選択して供給される。図１０は、Ｖ
SS、ＶDD、ＶBB、ＶBL及びＶppなどの内部電源電圧と外
部電源電圧ＶCCとの関係を示す特性図であり、縦軸に内
部電源電圧、横軸に外部電源電圧を示している。図１１
の模式図に電源電圧の具体的な大きさ及びその形成方法
を示す。これら電源電圧は、外部電源電圧ＶCC及びＧＮ
Ｄに基づいて形成される。ＶCCを３〜３．５Ｖとする
と、Ｖppは、５Ｖ、ＶDDは、３Ｖ、ＶBLは、１．５Ｖで
ある。また、ＶSSは、０Ｖ、ＶBBは、−２Ｖである。
手段が供給する電圧を説明する。図９は、電圧供給手段
に供給される電圧を示し、図１０は、図１に示された半
導体基板に供給される電圧の種類を示している。図９
（ａ）の場合、ＭＯＳＦＥＴ（Ｔ１）側の電圧供給手段
１８が供給する電圧Ｖ1 は、ＶDDであり、ＭＯＳＦＥＴ
（Ｔ２）側の電圧供給手段１９が供給する電圧Ｖ2 は、
低電位電源ＶSSである。図９（ｂ）の場合、電圧Ｖ1 、
Ｖ2 は、いづれもＶBBである。図９（ｃ）の場合、電圧
Ｖ1 、Ｖ2 は、ＶSS及びＶBBのいづれかを選択して供給
される。図９（ｄ）の場合、電圧Ｖ1 、Ｖ2 は、ＶSS、
ＶDD及びＶBBのいづれかを選択して供給される。図９
（ｅ）の場合、電圧Ｖ1 、Ｖ2 は、ＶSS、ＶDD、ＶBL及
びＶBBのいづれかを選択して供給される。図１０は、Ｖ
SS、ＶDD、ＶBB、ＶBL及びＶppなどの内部電源電圧と外
部電源電圧ＶCCとの関係を示す特性図であり、縦軸に内
部電源電圧、横軸に外部電源電圧を示している。図１１
の模式図に電源電圧の具体的な大きさ及びその形成方法
を示す。これら電源電圧は、外部電源電圧ＶCC及びＧＮ
Ｄに基づいて形成される。ＶCCを３〜３．５Ｖとする
と、Ｖppは、５Ｖ、ＶDDは、３Ｖ、ＶBLは、１．５Ｖで
ある。また、ＶSSは、０Ｖ、ＶBBは、−２Ｖである。
【００１６】次に、図１２及び図１３を参照して本発明
を半導体メモリに適用した第３の発明の実施の形態を説
明する。図１２は、ＤＲＡＭなどの半導体メモリの概略
断面図である。この半導体メモリでは、バックバイアス
効果を利用してＭＯＳＦＥＴのしきい値電圧を設定する
半導体基板の表面領域に形成した不純物拡散領域（ウエ
ル）は、メモリセルアレイが形成されたメモリセル領域
では１つの共通した領域になっている。ｐ型半導体基板
１に形成されたセル領域には、ＭＯＳＦＥＴ（Ｔ１、Ｔ
２、Ｔ３）に共通のｎ型不純物拡散領域６６が形成さ
れ、周辺回路領域には、各ＭＯＳＦＥＴ（Ｔ４、Ｔ５、
Ｔ６）のそれぞれに前記しきい値電圧を設定するｎ型不
純物拡散領域６７、６８、６９が形成されている。半導
体基板１に電圧Ｖ0 を供給する電圧供給手段２０、不純
物拡散領域６６に電圧Ｖ1 を供給する電圧供給手段２３
及び不純物拡散領域６７、６８、６９にそれぞれ電圧Ｖ
2 、Ｖ3 、Ｖ4 を供給する電圧供給手段２４、２５、２
６が形成されている。半導体基板に形成される不純物拡
散領域は、電圧供給手段から印加される半導体基板１及
び不純物拡散領域へのバイアス電位をこれら不純物拡散
領域と半導体基板との間に順方向電流が生じないような
電位状態に設定すればＭＯＳＦＥＴのしきい値電圧（Ｖ
th）を下げることができる。
を半導体メモリに適用した第３の発明の実施の形態を説
明する。図１２は、ＤＲＡＭなどの半導体メモリの概略
断面図である。この半導体メモリでは、バックバイアス
効果を利用してＭＯＳＦＥＴのしきい値電圧を設定する
半導体基板の表面領域に形成した不純物拡散領域（ウエ
ル）は、メモリセルアレイが形成されたメモリセル領域
では１つの共通した領域になっている。ｐ型半導体基板
１に形成されたセル領域には、ＭＯＳＦＥＴ（Ｔ１、Ｔ
２、Ｔ３）に共通のｎ型不純物拡散領域６６が形成さ
れ、周辺回路領域には、各ＭＯＳＦＥＴ（Ｔ４、Ｔ５、
Ｔ６）のそれぞれに前記しきい値電圧を設定するｎ型不
純物拡散領域６７、６８、６９が形成されている。半導
体基板１に電圧Ｖ0 を供給する電圧供給手段２０、不純
物拡散領域６６に電圧Ｖ1 を供給する電圧供給手段２３
及び不純物拡散領域６７、６８、６９にそれぞれ電圧Ｖ
2 、Ｖ3 、Ｖ4 を供給する電圧供給手段２４、２５、２
６が形成されている。半導体基板に形成される不純物拡
散領域は、電圧供給手段から印加される半導体基板１及
び不純物拡散領域へのバイアス電位をこれら不純物拡散
領域と半導体基板との間に順方向電流が生じないような
電位状態に設定すればＭＯＳＦＥＴのしきい値電圧（Ｖ
th）を下げることができる。
【００１７】セル領域のメモリセルは動作電圧が同じな
ので、不純物拡散領域をセル毎に形成する必要はなく、
共通の不純物拡散領域を用いることによってメモリサイ
ズを小さくできる。セル領域のＭＯＳＦＥＴのしきい値
電圧（Ｖthセル）を周辺回路領域のＭＯＳＦＥＴのしき
い値電圧（Ｖth周辺）より大きくすると（｜Ｖthセル｜
＞｜Ｖth周辺｜）、セルのデータ保存性が高くなると共
に周辺回路による処理の高速化が向上する。図１３は、
ＤＲＡＭなどの半導体メモリの概略断面図である。この
半導体メモリでは、バックバイアス効果を利用してＭＯ
ＳＦＥＴのしきい値電圧を設定する半導体基板の表面領
域に形成した不純物拡散領域（ウエル）は、セル領域に
は形成されていない。ｐ型半導体基板１が形成されたセ
ル領域には、ＭＯＳＦＥＴ（Ｔ１、Ｔ２、Ｔ３）が形成
され、周辺回路領域には、各ＭＯＳＦＥＴ（Ｔ４、Ｔ
５、Ｔ６）のそれぞれにしきい値電圧を設定するｎ型不
純物拡散領域６７、６８、６９が形成されている。半導
体基板１に電圧Ｖ0 を供給する電圧供給手段２０及び不
純物拡散領域６７、６８、６９にそれぞれ電圧Ｖ2 、Ｖ
3 、Ｖ4 を供給する電圧供給手段２４、２５、２６が形
成されている。
ので、不純物拡散領域をセル毎に形成する必要はなく、
共通の不純物拡散領域を用いることによってメモリサイ
ズを小さくできる。セル領域のＭＯＳＦＥＴのしきい値
電圧（Ｖthセル）を周辺回路領域のＭＯＳＦＥＴのしき
い値電圧（Ｖth周辺）より大きくすると（｜Ｖthセル｜
＞｜Ｖth周辺｜）、セルのデータ保存性が高くなると共
に周辺回路による処理の高速化が向上する。図１３は、
ＤＲＡＭなどの半導体メモリの概略断面図である。この
半導体メモリでは、バックバイアス効果を利用してＭＯ
ＳＦＥＴのしきい値電圧を設定する半導体基板の表面領
域に形成した不純物拡散領域（ウエル）は、セル領域に
は形成されていない。ｐ型半導体基板１が形成されたセ
ル領域には、ＭＯＳＦＥＴ（Ｔ１、Ｔ２、Ｔ３）が形成
され、周辺回路領域には、各ＭＯＳＦＥＴ（Ｔ４、Ｔ
５、Ｔ６）のそれぞれにしきい値電圧を設定するｎ型不
純物拡散領域６７、６８、６９が形成されている。半導
体基板１に電圧Ｖ0 を供給する電圧供給手段２０及び不
純物拡散領域６７、６８、６９にそれぞれ電圧Ｖ2 、Ｖ
3 、Ｖ4 を供給する電圧供給手段２４、２５、２６が形
成されている。
【００１８】半導体基板に形成される不純物拡散領域
は、電圧供給手段から印加される半導体基板１及び不純
物拡散領域へのバイアス電位をこれら不純物拡散領域と
半導体基板との間に順方向電流が生じないような電位状
態に設定すればＭＯＳＦＥＴのしきい値電圧（Ｖth）を
下げることができる。セル領域のメモリセルは動作電圧
が同じであるとともにせる領域のしきい値電圧を下げる
必要はないので、不純物拡散領域を形成する必要はな
く、メモリサイズを小さくできる。セル領域のＭＯＳＦ
ＥＴのしきい値電圧（Ｖthセル）を周辺回路領域のＭＯ
ＳＦＥＴのしきい値電圧（Ｖth周辺）より大きくすると
（｜Ｖthセル｜＞｜Ｖth周辺｜）、セルのデータ保存性
が高くなると共に周辺回路による処理の高速化が向上す
る。
は、電圧供給手段から印加される半導体基板１及び不純
物拡散領域へのバイアス電位をこれら不純物拡散領域と
半導体基板との間に順方向電流が生じないような電位状
態に設定すればＭＯＳＦＥＴのしきい値電圧（Ｖth）を
下げることができる。セル領域のメモリセルは動作電圧
が同じであるとともにせる領域のしきい値電圧を下げる
必要はないので、不純物拡散領域を形成する必要はな
く、メモリサイズを小さくできる。セル領域のＭＯＳＦ
ＥＴのしきい値電圧（Ｖthセル）を周辺回路領域のＭＯ
ＳＦＥＴのしきい値電圧（Ｖth周辺）より大きくすると
（｜Ｖthセル｜＞｜Ｖth周辺｜）、セルのデータ保存性
が高くなると共に周辺回路による処理の高速化が向上す
る。
【００１９】次に、図１４を参照して本発明を半導体メ
モリのメモリセルを選択する回路などの周辺回路に適用
する第４の発明の実施の形態を説明する。図１４は、ワ
ード線ＷＬ（ＷＬ1 、ＷＬ2 ）及びビット線ＢＬ、／Ｂ
Ｌに接続されたセルと、ビット線に接続されたセンスア
ンプと、センスアンプ（Ｓ／Ａ）に接続され、入出力線
（ＤＱ、／ＤＱ）が入出力ゲート（ＤＱゲート）を介し
て接続された列デコーダ出力ＣＳＬとを有するセル選択
回路であり、入出力線には、センスアンプ（ＤＱＳ／
Ａ）が接続されている。
モリのメモリセルを選択する回路などの周辺回路に適用
する第４の発明の実施の形態を説明する。図１４は、ワ
ード線ＷＬ（ＷＬ1 、ＷＬ2 ）及びビット線ＢＬ、／Ｂ
Ｌに接続されたセルと、ビット線に接続されたセンスア
ンプと、センスアンプ（Ｓ／Ａ）に接続され、入出力線
（ＤＱ、／ＤＱ）が入出力ゲート（ＤＱゲート）を介し
て接続された列デコーダ出力ＣＳＬとを有するセル選択
回路であり、入出力線には、センスアンプ（ＤＱＳ／
Ａ）が接続されている。
【００２０】この入出力ゲートには、電圧供給手段２７
が接続されている。電圧供給手段２７は、入出力ゲート
を構成する１対のｎチャネルＭＯＳＦＥＴの直下に形成
した半導体基板の表面領域の不純物拡散領域（図示せ
ず）に不純物拡散領域へのバイアス電位を不純物拡散領
域と半導体基板との間に順方向電流が生じないような電
位状態に設定した所定の電圧を印加する。所定の電圧を
印加することによってＭＯＳＦＥＴのしきい値電圧（Ｖ
th）を下げることができ、ＭＯＳＦＥＴのしきい値電圧
を適宜変えることによって入出力ゲートが制御する入出
力線に接続されたセンスアンプ（ＤＱＳ／Ａ）が高速化
される。この電圧供給手段が供給する電源電圧には、Ｖ
pp、ＶDD、ＶBL、ＶSSなどがある。
が接続されている。電圧供給手段２７は、入出力ゲート
を構成する１対のｎチャネルＭＯＳＦＥＴの直下に形成
した半導体基板の表面領域の不純物拡散領域（図示せ
ず）に不純物拡散領域へのバイアス電位を不純物拡散領
域と半導体基板との間に順方向電流が生じないような電
位状態に設定した所定の電圧を印加する。所定の電圧を
印加することによってＭＯＳＦＥＴのしきい値電圧（Ｖ
th）を下げることができ、ＭＯＳＦＥＴのしきい値電圧
を適宜変えることによって入出力ゲートが制御する入出
力線に接続されたセンスアンプ（ＤＱＳ／Ａ）が高速化
される。この電圧供給手段が供給する電源電圧には、Ｖ
pp、ＶDD、ＶBL、ＶSSなどがある。
【００２１】図１５は、図１４と同種ロウ系の回路であ
るがＶＲＡＭ等に用いるため、センスアンプ（Ｓ／Ａ）
に加えてテンポラリレジスタなどのレジスタ（ＴＲ）と
してＣＭＯＳフリップフロップをさらに具備している。
テンポラリレジスタ（ＴＲ）は、１対のｐチャネルＭＯ
ＳＦＥＴ３０及び１対のｎチャネルＭＯＳＦＥＴ３１か
ら構成されている。このＭＯＳＦＥＴ３０、３１には、
電圧供給手段２８、２９が接続されている。
るがＶＲＡＭ等に用いるため、センスアンプ（Ｓ／Ａ）
に加えてテンポラリレジスタなどのレジスタ（ＴＲ）と
してＣＭＯＳフリップフロップをさらに具備している。
テンポラリレジスタ（ＴＲ）は、１対のｐチャネルＭＯ
ＳＦＥＴ３０及び１対のｎチャネルＭＯＳＦＥＴ３１か
ら構成されている。このＭＯＳＦＥＴ３０、３１には、
電圧供給手段２８、２９が接続されている。
【００２２】電圧供給手段２８、２９は、ＭＯＳＦＥＴ
の直下に形成した半導体基板の表面領域の不純物拡散領
域（図示せず）に不純物拡散領域へのバイアス電位を不
純物拡散領域と半導体基板との間に順方向電流が生じな
いような電位状態に設定した所定の電圧を印加する。所
定の電圧を印加することによってＭＯＳＦＥＴのしきい
値電圧（Ｖth）を下げることができる。このテンポラリ
レジスタには、データを内部に保持するモードと外部か
ら内部へデータを転送するモードとがある。２つのモー
ドは、両立が難しく、保持し易くしようとすると転送し
難く、転送し易くすると保持が難しくなる。
の直下に形成した半導体基板の表面領域の不純物拡散領
域（図示せず）に不純物拡散領域へのバイアス電位を不
純物拡散領域と半導体基板との間に順方向電流が生じな
いような電位状態に設定した所定の電圧を印加する。所
定の電圧を印加することによってＭＯＳＦＥＴのしきい
値電圧（Ｖth）を下げることができる。このテンポラリ
レジスタには、データを内部に保持するモードと外部か
ら内部へデータを転送するモードとがある。２つのモー
ドは、両立が難しく、保持し易くしようとすると転送し
難く、転送し易くすると保持が難しくなる。
【００２３】この発明の実施の形態では、センスアンプ
のＭＯＳＦＥＴのしきい値電圧をデータ転送モード時及
びデータ保持モード時とで変えることによってその両立
を図ることにある。すなわち、データ保持モードではし
きい値電圧の絶対値が小さく、転送モードではしきい値
電圧の絶対値が大きく制御する。上記のことを踏まえ
て、ｐチャネルＭＯＳＦＥＴ３０の直下の半導体基板に
形成されたｐ型不純物拡散領域に電圧供給手段２８から
供給される電圧は、保持モードのときには、ＶSS、ＶD
D、ＶBLなどの低い電圧が適当であり、転送モードのと
きは、Ｖpp、ＶDDなどの高電位電圧が適当である。ｎチ
ャネルＭＯＳＦＥＴ３１の直下の半導体基板に形成され
たｎ型不純物拡散領域に電圧供給手段２９から供給され
る電圧は、保持モードのときにはＶpp、ＶDD、ＶBL、Ｖ
SSなどの高い電圧が適当であり、転送モードのときには
ＶSS、ＶBBなどの低電位電圧が適当である。上記モード
による異なる供給電圧の種類は次表（表１）に示され
る。
のＭＯＳＦＥＴのしきい値電圧をデータ転送モード時及
びデータ保持モード時とで変えることによってその両立
を図ることにある。すなわち、データ保持モードではし
きい値電圧の絶対値が小さく、転送モードではしきい値
電圧の絶対値が大きく制御する。上記のことを踏まえ
て、ｐチャネルＭＯＳＦＥＴ３０の直下の半導体基板に
形成されたｐ型不純物拡散領域に電圧供給手段２８から
供給される電圧は、保持モードのときには、ＶSS、ＶD
D、ＶBLなどの低い電圧が適当であり、転送モードのと
きは、Ｖpp、ＶDDなどの高電位電圧が適当である。ｎチ
ャネルＭＯＳＦＥＴ３１の直下の半導体基板に形成され
たｎ型不純物拡散領域に電圧供給手段２９から供給され
る電圧は、保持モードのときにはＶpp、ＶDD、ＶBL、Ｖ
SSなどの高い電圧が適当であり、転送モードのときには
ＶSS、ＶBBなどの低電位電圧が適当である。上記モード
による異なる供給電圧の種類は次表（表１）に示され
る。
【００２４】
【表１】
【００２５】このテンポラリレジスタは、ＶＲＡＭ用途
に限らずモードを可変できるいかなるレジスタにも適用
できる。
に限らずモードを可変できるいかなるレジスタにも適用
できる。
【００２６】
【発明の効果】以上のような構造のＳＯＩ膜上の複数の
ＭＯＳＦＥＴにおいて、導電性不純物拡散領域は電気的
に分離されているため、それぞれ独自の電位を印加する
ことが可能である。したがって、それぞれの導電性不純
物拡散領域に互いに異なるバイアス電位を印加すれば、
その上に形成されているＭＯＳＦＥＴには異なる“バッ
クバイアス”が印加されることになるので、これらのＭ
ＯＳＦＥＴは、チャネル部が同じ不純物濃度に設定され
ていても、異なるしきい値電圧を設定することが可能と
なり、チャネル不純物濃度の変化による寄生的なＳＯＩ
膜上のＭＯＳＦＥＴの特性劣下を防ぐことができる。ま
た、本発明を半導体メモリに適用することにより、デー
タ保持モード及びデータ転送モードのいづれのモードに
も優れた半導体メモリを得ることができる。
ＭＯＳＦＥＴにおいて、導電性不純物拡散領域は電気的
に分離されているため、それぞれ独自の電位を印加する
ことが可能である。したがって、それぞれの導電性不純
物拡散領域に互いに異なるバイアス電位を印加すれば、
その上に形成されているＭＯＳＦＥＴには異なる“バッ
クバイアス”が印加されることになるので、これらのＭ
ＯＳＦＥＴは、チャネル部が同じ不純物濃度に設定され
ていても、異なるしきい値電圧を設定することが可能と
なり、チャネル不純物濃度の変化による寄生的なＳＯＩ
膜上のＭＯＳＦＥＴの特性劣下を防ぐことができる。ま
た、本発明を半導体メモリに適用することにより、デー
タ保持モード及びデータ転送モードのいづれのモードに
も優れた半導体メモリを得ることができる。
【図１】本発明の半導体装置の断面図。
【図２】図１の半導体装置の製造工程断面図。
【図３】図１の半導体装置の製造工程断面図。
【図４】図１の半導体装置の製造工程断面図。
【図５】図１の半導体装置の製造工程断面図。
【図６】図１の半導体装置の製造工程断面図。
【図７】図１の半導体装置の製造工程断面図。
【図８】本発明の半導体装置の断面図。
【図９】本発明の半導体装置の電圧供給手段の模式図。
【図１０】内部電源電圧と外部電源電圧との関係を示す
特性図。
特性図。
【図１１】本発明の電圧供給手段が供給する電圧の関係
を示す模式図。
を示す模式図。
【図１２】本発明の半導体装置の断面図。
【図１３】本発明の半導体装置の断面図。
【図１４】本発明の半導体メモリのシステム回路図。
【図１５】本発明の半導体メモリのシステム回路図。
【図１６】図１に示す半導体基板の概略平面図。
１・・・シリコン基板、 ２・・・埋め込み酸化膜、
３・・・ＳＯＩ膜、４・・・保護酸化膜、 ５、１
２、１３・・・フォトレジスト、 ６、６１、６２、
６３、６４、６６、６７、６８、６９・・・不純物拡散
領域、７・・・素子分離酸化膜（フィールド酸化膜）、
８・・・ゲート酸化膜、９、９１・・・ゲート電
極、 １０、１４・・・ソース／ドレイン領域、１１
・・・層間絶縁膜、 １５・・・ｐ＋拡散領域、
１６、１６１、１６２、１６３、１６４、１６５、１６
６・・・金属配線、１７・・・保護絶縁膜、 １８、
１９、２０、２１、２２、２３、２４、２５、２６、２
７、２８、２９・・・電圧供給手段、３０・・・ｐチャ
ネルＭＯＳＦＥＴ、 ３１・・・ｎチャネルＭＯＳＦＥ
Ｔ、１４１、１４２・・・ｎ＋拡散領域。
３・・・ＳＯＩ膜、４・・・保護酸化膜、 ５、１
２、１３・・・フォトレジスト、 ６、６１、６２、
６３、６４、６６、６７、６８、６９・・・不純物拡散
領域、７・・・素子分離酸化膜（フィールド酸化膜）、
８・・・ゲート酸化膜、９、９１・・・ゲート電
極、 １０、１４・・・ソース／ドレイン領域、１１
・・・層間絶縁膜、 １５・・・ｐ＋拡散領域、
１６、１６１、１６２、１６３、１６４、１６５、１６
６・・・金属配線、１７・・・保護絶縁膜、 １８、
１９、２０、２１、２２、２３、２４、２５、２６、２
７、２８、２９・・・電圧供給手段、３０・・・ｐチャ
ネルＭＯＳＦＥＴ、 ３１・・・ｎチャネルＭＯＳＦＥ
Ｔ、１４１、１４２・・・ｎ＋拡散領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ６１７Ｎ
Claims (8)
- 【請求項１】 半導体基板と、 前記半導体基板上に形成された絶縁膜と、 前記絶縁膜上に形成された半導体膜と、 前記半導体膜に形成された複数のＭＯＳＦＥＴと、 前記各ＭＯＳＦＥＴが形成されている領域の直下の前記
半導体基板中に形成された不純物拡散領域とを備え、 前記各不純物拡散領域は、互いに電気的に分離されてお
り、かつバイアス電位が印加されていることを特徴とす
る半導体装置。 - 【請求項２】 前記半導体基板の前記不純物拡散領域に
はそれぞれ電圧供給手段が接続されていることを特徴と
する請求項１に記載の半導体装置。 - 【請求項３】 前記半導体膜は、メモリセル領域と周辺
回路領域とを有し、このメモリセル領域の前記複数のＭ
ＯＳＦＥＴは、共通の前記不純物拡散領域を備え、前記
周辺回路領域の前記複数のＭＯＳＦＥＴは、それぞれ個
別の前記不純物拡散領域を備えていることを特徴とする
請求項１又は請求項２に記載の半導体装置。 - 【請求項４】 前記半導体膜はメモリセル領域と周辺回
路領域とを有し、前記周辺回路領域の前記複数のＭＯＳ
ＦＥＴにのみ、夫々前記不純物拡散領域が形成されてい
ることを特徴とする請求項１又は請求項２に記載の半導
体装置。 - 【請求項５】 前記メモリセル領域の前記不純物拡散領
域がｐ型の場合には、その上のＭＯＳＦＥＴのしきい値
電圧を高くし、ｎ型の場合には、その上のＭＯＳＦＥＴ
のしきい値電圧を低くするように前記不純物拡散領域に
バイアス電位を印加することにより前記メモリセルのセ
ルデータの読み出し及び書き込みを速くすることを特徴
とする請求項３又は請求項４に記載の半導体装置。 - 【請求項６】 前記メモリセルのデータを読み出すセン
スアンプを有し、このセンスアンプを構成するフリップ
フロップが転送モードのときには、このフリップフロッ
プを構成するＭＯＳＦＥＴの前記不純物拡散領域がｐ型
の場合は、その上のＭＯＳＦＥＴのしきい値電圧を高く
し、ｎ型の場合は、その上のＭＯＳＦＥＴのしきい値電
圧を低くし、保持モードのときには、このフリップフロ
ップを構成するＭＯＳＦＥＴの前記不純物拡散領域がｐ
型の場合は、その上のＭＯＳＦＥＴのしきい値電圧を低
くし、ｎ型の場合は、その上のＭＯＳＦＥＴのしきい値
電圧を高くすることを特徴とする請求項３又は請求項４
に記載の半導体装置。 - 【請求項７】 前記メモリセルのデータを読み出すセン
スアンプには前記電圧供給手段を有するテンポラリレジ
スタが接続され、このテンポラリレジスタを構成するフ
リップフロップが転送モードのときには、このフリップ
フロップを構成するＭＯＳＦＥＴの前記不純物拡散領域
がｐ型の場合、前記電圧供給手段は、このｐ型不純物拡
散領域に、フリップフロップが転送モードのときに保持
モードのときより高い電圧を供給し、前記不純物拡散領
域がｎ型の場合、前記電圧供給手段は、このｎ型不純物
拡散領域にフリップフロップが転送モードのときに保持
モードのときより低い電圧を供給することを特徴とする
請求項３又は請求項４に記載の半導体装置。 - 【請求項８】 半導体基板上に絶縁膜を形成する工程
と、 前記絶縁膜上に半導体膜を形成する工程と、 前記半導体膜に複数のＭＯＳＦＥＴを形成する工程と、 前記半導体膜を貫通するように導電性不純物をこの半導
体膜に形成された前記ＭＯＳＦＥＴの直下の半導体基板
の表面領域にイオン注入して不純物拡散領域を形成する
工程とを備え、 前記不純物拡散領域は、互いに電気的に分離されてお
り、かつ互いに異なるバイアス電位が印加されるように
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05251196A JP3376204B2 (ja) | 1996-02-15 | 1996-02-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05251196A JP3376204B2 (ja) | 1996-02-15 | 1996-02-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09223802A true JPH09223802A (ja) | 1997-08-26 |
| JP3376204B2 JP3376204B2 (ja) | 2003-02-10 |
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ID=12916768
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05251196A Expired - Fee Related JP3376204B2 (ja) | 1996-02-15 | 1996-02-15 | 半導体装置 |
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|---|---|
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- 1996-02-15 JP JP05251196A patent/JP3376204B2/ja not_active Expired - Fee Related
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