JP2009520346A - 共存論理デバイスを有するバック・ゲート制御ｓｒａｍのための基板解決策 - Google Patents

共存論理デバイスを有するバック・ゲート制御ｓｒａｍのための基板解決策 Download PDF

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Abstract

【課題】 共存論理デバイスを有するバック・ゲート制御ＳＲＡＭのための基板解決策を提供する。
【解決手段】 少なくとも１つの論理デバイス領域と少なくとも１つのスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）デバイス領域とを含み、各デバイス領域がダブル・ゲート電界効果トランジスタ（ＦＥＴ）を含み、異なるデバイス領域内のＦＥＴデバイスのパフォーマンスを改善するためにそれぞれのＦＥＴデバイスのバック・ゲートが特定のレベルまでドーピングされる半導体構造を提供する。特に、ＳＲＡＭデバイス領域内のバック・ゲートは、論理デバイス領域内のバック・ゲートより高濃度ドーピングされる。短チャネル効果を制御するために、論理デバイス領域内のＦＥＴデバイスはドープ・チャネルを含み、ＳＲＡＭデバイス領域内のＦＥＴデバイスはドープ・チャネルを含まない。ソース／ドレイン領域下の低ネット・ドーピングおよびチャネル下の高ネット・ドーピングを有する不均一側方ドーピング・プロファイルにより、論理デバイスに関する追加のＳＣＥ制御がもたらされるであろう。
【選択図】 図１

Description

本発明は、半導体構造に関し、詳細には、少なくとも１つの論理デバイス領域と少なくとも１つのスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）デバイス領域とを含み、各デバイス領域がダブル・ゲート電界効果トランジスタ（ＦＥＴ）を含み、異なるデバイス領域内のＦＥＴデバイスのパフォーマンスを改善するためにそれぞれのＦＥＴデバイスのバック・ゲートが特定のレベルまでドーピングされる半導体構造体に関する。特に、ＳＲＡＭデバイス領域内のバック・ゲートは、論理デバイス領域内のバック・ゲートより高濃度ドーピングされている。短チャネル効果を制御するために、論理デバイス領域内のＦＥＴデバイスはドープ・チャネルを含み、ＳＲＡＭデバイス領域内のＦＥＴデバイスはドープ・チャネルを含まない。
スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）スケーリングの主な問題はドーピング変動（doping fluctuation）の役割である。４５ｎｍノードの場合、ドーピング変動はさらにスケーリングするために単独の最も重要な抑制するものの１つになると思われる。
現在使用可能なデータからしきい値不一致（threshold mismatch）を予測すると、８０ｍＶという１シグマ不一致（onesigma mismatch）が予想される。この結果、実用的な修復率（repair rate）を上回る障害率（fail rate）のアレイが得られるものと思われる。
ドーピング変動スケーリングは、チャネル内のドーピング原子の絶対数Ｎとその分布に関連し、Ｎはデバイス面積に比例する。ドーピング変動は、ほぼ式１／ｓｑｒｔ（Ｗ＊Ｌ）に応じてスケーリングし、ＷおよびＬはそれぞれデバイス幅およびデバイス長である。さらに、しきい値変動は、ゲート・インターフェースに垂直なドーピング分布の２次モーメントの平方根によってスケーリングされ、これはチャネル内のドーパントの総数Ｎに関連する。収縮特徴サイズはより高いドーピング・レベルを必要とし、ＳＲＡＭデバイスは半導体分野で既知の最小デバイス面積の１つを有するので、ドーピング変動はまずこの領域を損なう傾向になる。
本発明は、上述のドーピング変動問題に対処する、共存論理デバイスを有するバック・ゲート制御ＳＲＡＭのための基板解決策を提供する。
詳細には、本発明は、少なくとも１つの論理デバイス領域と少なくとも１つのスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）デバイス領域とを含み、各デバイス領域がダブル・ゲート電界効果トランジスタ（ＦＥＴ）を含み、異なるデバイス領域内のＦＥＴデバイスのパフォーマンスを改善するためにそれぞれのＦＥＴデバイスのバック・ゲートが特定のレベル（すなわち、ドーパント濃度）までドーピングされる半導体構造体を提供する。本発明によれば、ＳＲＡＭデバイス領域内のバック・ゲートは、論理デバイス領域内のバック・ゲートより高濃度ドーピングされている。短チャネル効果を制御するために、論理デバイス領域内のＦＥＴデバイスはドープ・チャネルを含み、ＳＲＡＭデバイス領域内のＦＥＴデバイスはドープ・チャネルを含まない。
本発明の一実施形態では、各領域は、超薄（約１０ｎｍ〜約２０ｎｍ程度）ボディ・プレーナ完全空乏セミコンダクタ・オン・インシュレータ（ＳＯＩ）材料とともに使用されるダブル・ゲート・デバイスを含む。バック・ゲートは、超薄ボディ・プレーナ完全空乏ＳＯＩ材料の全域でパターンなしになる。ボディ厚ＴSiについては、ホール蓄積（厚い側）および論理デバイス用の製造可能ウィンドウ（薄い側）を防止するために最適値が選択される。バック・ゲート厚ＴBgは、どの程度の量の電圧ＶBgをチップ上に提供できるかによって選択される。ＴSiに関する最適範囲は約１０ｎｍ〜約２０ｎｍであり、１０ｎｍが非常に好ましく、ＴBgに関する最適範囲は約１０ｎｍ〜約２０ｎｍであり、この場合も１０ｎｍが非常に好ましい。
ＳＲＡＭ領域（すなわち、ドーピングなしチャネルを含む領域）内のバック・ゲート制御を最大限にするために、論理デバイス・エリア（すなわち、ドープ・チャネルを含むデバイス）内のドーピング濃度に対して、それぞれｎＦＥＴおよびｐＦＥＴ用のｐ＋ドーピングおよびｎ＋ドーピングを有する高濃度ドーピングされたバック・ゲート電極がこれらの領域に設けられる。高濃度ドーピングされたバック・ゲートは、ドレインからバック・ゲートへの容量結合のために論理デバイスのパフォーマンスを劣化させることになる。この追加静電容量を最小限にするために、論理領域内のバック・ゲートは、低濃度ドーピングされ、所定の電圧でバイアスがかけられ、これにより、ドレインの下の部分が大規模空乏状態に保持される。深いソース・ドレイン注入の適切な最適化により、ソース／ドレインの下のバック・ゲート領域内のネット・ドーピングの削減が達成され、その後、接合容量を最小限にするために、空乏層の増加も達成することができる。このオプションは、フロント・ゲートに対して自己整合されるであろう。本発明によれば、バック・ゲートはしきい値制御のために論理領域内で使用されない。しかし、本発明では、論理領域内で従来のハロー注入を使用することにより、短チャネル制御（ＳＣＥ：short channel control）を達成することができる。ＳＲＡＭ領域では、適切なバック・ゲート・バイアスによってしきい値電圧が設定されるので、ハロー・ドーピングは不要である。この調整は、ゲート長またはボディ厚のようなその他の体系的変動を補償するために特定のチップについて微調整することができる。
上述の実施形態では、バック・ゲートは、誘電体層、たとえば、ＳＯＩ基板の埋設隔離層によって半導体基板から隔離される。バック・ゲートは半導体基板から隔離され、バック・ゲート同士も互いに隔離されるので、この特定の構造により、動作中にバック・ゲート・バイアスを無制限に使用することができる。
本発明の他の実施形態では、バック・ゲートは本質的に、バルク半導体基板内に形成される深いウェル注入である。ｐ型基板の場合、ｎ＋バック・ゲートは、ｐｎ接合により基板およびｐ＋バック・ゲートから分離される。ｎ型基板の場合、ｐ＋バック・ゲートは、ｐｎ接合により基板およびｎ＋バック・ゲートから分離される。いずれの場合も、ｐｎ接合両端の電圧がバイアスをリバース・モードで保持するように、バック・ゲート・バイアスが制限されることになる。また、バック・ゲート内のドーピングのレベルを使用して、フロント・ゲートしきい値を適度な量で調節することができる。この構造によるトレードオフは、最高バック・ゲート・ドーピング・レベルで論理ゲート用の追加接合容量の影響のバランスを取ることである。
一般的に言えば、本発明は、
少なくとも１つの論理デバイス領域と少なくとも１つのＳＲＡＭデバイス領域とを含む基板であって、前記デバイス領域が隔離領域によって分離される基板と、
前記少なくとも１つの論理デバイス領域内の少なくとも１つのダブル・ゲート論理デバイスであって、下から上へ、バック・ゲートと、バック・ゲート誘電体と、ボディ領域と、フロント・ゲート誘電体と、フロント・ゲートとを含み、前記論理デバイスの前記ボディ領域がドープ・チャネルを含む、少なくとも１つのダブル・ゲート論理デバイスと、
前記少なくとも１つのＳＲＡＭデバイス領域内の少なくとも１つのダブル・ゲートＳＲＡＭデバイスであって、下から上へ、バック・ゲートと、バック・ゲート誘電体と、ボディ領域と、フロント・ゲート誘電体と、フロント・ゲートとを含み、前記ＳＲＡＭデバイスの前記ボディ領域が非ドープ・チャネルを含み、前記ＳＲＡＭデバイスの前記バック・ゲートが前記論理デバイスの前記バック・ゲートより高いドーピング・レベルを有する、少なくとも１つのダブル・ゲートＳＲＡＭデバイスと、
を含む、半導体構造体を提供する。
本発明の一実施形態によれば、論理デバイス領域およびＳＲＡＭデバイス領域内のバック・ゲートおよびフロント・ゲートは同じ導電性を有する可能性がある。代わって、好ましい一実施形態では、それぞれのデバイス領域内のバック・ゲートおよびそれに対応するフロント・ゲートは反対の導電性を有する。本発明の一実施形態では、両方のデバイス領域内のフロント・ゲートはｎ型であり、各デバイス領域内のバック・ゲートはｐ型であり、ＳＲＡＭデバイス領域内のバック・ゲートは論理デバイス領域内のバック・ゲートより高いｐ型ドーピング・レベルを有する。他の実施形態では、両方のデバイス領域内のフロント・ゲートはｐ型であり、各デバイス領域内のバック・ゲートはｎ型であり、ＳＲＡＭデバイス領域内のバック・ゲートは論理デバイス領域内のバック・ゲートより高いｎ型ドーピング・レベルを有する。本発明のさらに他の実施形態では、両方のデバイス領域は、少なくとも１つのｎ型フロント・ゲートと、少なくとも１つのｐ型フロント・ゲートとを含む。この実施形態では、ｎ型フロント・ゲートのバック・ゲートはｐ型導電性を有し、ＳＲＡＭデバイス・バック・ゲート内のｐ型ドーピングの濃度は論理デバイス・バック・ゲートのものより高い。同様に、ｐ型フロント・ゲートのバック・ゲートはｎ型導電性を有し、ＳＲＡＭデバイス・バック・ゲート内のｎ型ドーピングの濃度は論理デバイス・バック・ゲートのものより高い。
ＳＯＩおよびバルク半導体基板はいずれも本発明で企図されており、使用することができる。
ＳＯＩ基板の場合、本発明の半導体構造体は、
少なくとも１つの論理デバイス領域内の少なくとも１つのダブル・ゲート論理デバイスであって、下から上へ、バック・ゲートと、バック・ゲート誘電体と、ボディ領域と、フロント・ゲート誘電体と、フロント・ゲートとを含み、前記論理デバイスの前記ボディ領域がドープ・チャネルを含む、少なくとも１つのダブル・ゲート論理デバイスと、
少なくとも１つのＳＲＡＭデバイス領域内の少なくとも１つのダブル・ゲートＳＲＡＭデバイスであって、下から上へ、バック・ゲートと、バック・ゲート誘電体と、ボディ領域と、フロント・ゲート誘電体と、フロント・ゲートとを含み、前記ＳＲＡＭデバイスの前記ボディ領域が非ドープ・チャネルを含み、前記ＳＲＡＭデバイスの前記バック・ゲートが前記論理デバイスの前記バック・ゲートより高いドーピング・レベルを有する、少なくとも１つのダブル・ゲートＳＲＡＭデバイスと、
前記バック・ゲートのそれぞれの下に位置する少なくとも１つの埋設絶縁層と、
を含む。
バルク実施形態の場合、本発明の半導体構造体は、
少なくとも１つの論理デバイス領域内の少なくとも１つのダブル・ゲート論理デバイスであって、下から上へ、バック・ゲートと、バック・ゲート誘電体と、ボディ領域と、フロント・ゲート誘電体と、フロント・ゲートとを含み、前記論理デバイスの前記ボディ領域がドープ・チャネルを含む、少なくとも１つのダブル・ゲート論理デバイスと、
少なくとも１つのＳＲＡＭデバイス領域内の少なくとも１つのダブル・ゲートＳＲＡＭデバイスであって、下から上へ、バック・ゲートと、バック・ゲート誘電体と、ボディ領域と、フロント・ゲート誘電体と、フロント・ゲートとを含み、前記ＳＲＡＭデバイスの前記ボディ領域が非ドープ・チャネルを含み、前記ＳＲＡＭデバイスの前記バック・ゲートが前記論理デバイスの前記バック・ゲートより高いドーピング・レベルを有する、少なくとも１つのダブル・ゲートＳＲＡＭデバイスと、
前記バック・ゲートのそれぞれの下に位置する半導体基板と、
を含む。
本発明は、共存論理デバイスを有するバック・ゲート制御ＳＲＡＭデバイスのための基板解決策を提供するものであり、本出願に付随する以下の考察および図面を参照することにより、以下により詳細に説明する。図面は例示のために提供されるものであり、このため、一定の縮尺で描かれていないことは留意されることである。その上、図面では、同様の要素および対応する要素は同様の参照番号で参照されている。
図１は、本発明の半導体構造体１０を描写する拡大断面図である。具体的には、図１に示されている半導体構造体１０は、論理デバイス領域１２とＳＲＡＭデバイス領域１４とを含む。これらの２つの異なるデバイス領域は隔離領域１６によって分離されている。また、構造体１０は、少なくとも１つの論理デバイス領域１２内の少なくとも１つのダブル・ゲート論理デバイス１８Ａも含む。本発明によれば、少なくとも１つのダブル・ゲート論理デバイス１８Ａは、下から上へ、バック・ゲート２０Ａと、バック・ゲート誘電体２２Ａと、ボディ領域２４Ａと、フロント・ゲート誘電体２６Ａと、フロント・ゲート２８Ａとを含む。論理デバイス１８Ａのバック・ゲート２０Ａはフロント・ゲート２８Ａと同じ導電性タイプのものであるか、好ましくは、論理デバイス１８Ａのフロント・ゲート２８Ａとは反対の導電性タイプのものであり、論理デバイス１８Ａのボディ領域２４Ａはドープ・チャネル３０Ａを含む。ドープ・チャネル３０Ａは、フロント・ゲート２８Ａの下に位置し、ソース／ドレイン領域３２Ａによって横から制限されている。本発明によれば、ドープ・チャネル３０Ａは、バック・ゲート２０Ａと同じ導電性タイプを有するハロー・ドープ・チャネルを含み、ソース／ドレイン領域３２Ａはフロント・ゲート２８Ａと同じ導電性タイプを有する。
また、図１に示されている構造体１０は、少なくとも１つのＳＲＡＭデバイス領域１４内の少なくとも１つのダブル・ゲートＳＲＡＭデバイス１８Ｂも含む。本発明によれば、少なくとも１つのダブル・ゲートＳＲＡＭデバイス１８Ｂは、下から上へ、バック・ゲート２０Ｂと、バック・ゲート誘電体２２Ｂと、ボディ領域２４Ｂと、フロント・ゲート誘電体２６Ｂと、フロント・ゲート２８Ｂとを含む。本発明では、ＳＲＡＭデバイス１８Ｂのバック・ゲート２０Ｂは、ＳＲＡＭデバイス１８Ｂのフロント・ゲート２８Ｂと同じであるか、好ましくは、反対の導電性タイプを有するように設計され、ＳＲＡＭデバイス１８Ｂのボディ領域２４Ｂは非ドープ・チャネル３０Ｂを含む。非ドープ・チャネル３０Ｂは、フロント・ゲート２８Ｂの下に位置し、ソース／ドレイン領域３２Ｂによって横から制限され、これはフロント・ゲート２８Ｂと同じ導電性タイプのものである。本発明によれば、ＳＲＡＭデバイス１８Ｂのバック・ゲート２０Ｂは、論理デバイス１８Ａのバック・ゲート２０Ａより高いドーピング・レベルを有する。
図１には示されていないが、バック・ゲート２０Ａおよび２０Ｂは基板の上に位置する。一実施形態では、基板は、たとえば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、およびその他のＩＩＩ／ＶまたはＩＩ／ＶＩ化合物半導体のすべてなどのバルク半導体である。他の実施形態では、基板は、下部半導体層と、下部半導体層上に位置する埋設絶縁層とを含む、セミコンダクタ・オン・インシュレータ（ＳＯＩ）の断片である。埋設絶縁層は、結晶性または非結晶性の酸化物、窒化物、またはオキシナイトライドにすることができ、埋設酸化物が非常に好ましい。基板がＳＯＩ基板の断片を含む諸実施形態では、バック・ゲート２０Ａおよび２０Ｂは埋設絶縁層によって下部半導体層（すなわち、半導体基板）から隔離されている。
図１に示されている構造体を提供する際に使用される材料は当業者には周知のものである。たとえば、バック・ゲート２０Ａおよび２０Ｂは、典型的には、上記で示されているようにドーピングされた半導体材料またはポリシリコンを含むが、必ずそうであるわけではない。本発明によれば、バック・ゲート２０Ａおよび２０Ｂのドーピングは、フロント・ゲートが形成される前（バック・ゲート誘電体／バック・ゲート・インターフェースにおけるバック・ゲートの側方同種ドーピング）または後（バック・ゲート誘電体／バック・ゲート・インターフェースに沿ったバック・ゲートの非同種ドーピングであり、この注入はフロント・ゲートに対して自己整合されると思われ、深いソース・ドレイン注入で行うことができるであろう）に行うことができる。ドーピングはイオン注入によって達成され、ドープ領域内のドーパントを活性化するためにアニーリングが使用される。
本発明によれば、ＳＲＡＭデバイス１８Ｂのバック・ゲート２０Ｂのドーパント濃度は論理デバイス１８Ａのバック・ゲート２０Ａのものより高い。典型的には、バック・ゲート２０Ｂ内のドーパント・レベルは約１×１０20原子／ｃｍ3以上であり、約１０19原子／ｃｍ3〜約１０20原子／ｃｍ3の範囲がより典型的である。バック・ゲート２０Ａ内のドーパント・レベルは約１０18原子／ｃｍ3以下であり、約１０16原子／ｃｍ3〜約１０18原子／ｃｍ3の範囲がより典型的である。
ドーパント・タイプはｎまたはｐであり、それぞれのデバイス領域内のフロント・ゲート２８Ａおよび２８Ｂのドーパント・タイプによって決定される。本発明は、バック・ゲートとフロント・ゲートが同じ導電性を有する諸実施形態を企図している。好ましい選択は、フロント・ゲートとバック・ゲートが反極性であることである。バック・ゲート２０Ａおよび２０Ｂのそれぞれは一般に同じ厚さを有する。
それぞれのデバイス領域内のバック・ゲート誘電体２２Ａおよび２２Ｂは典型的には同じ誘電体材料を含む。バック・ゲート誘電体２２Ａおよび２２Ｂに使用される適切な誘電体としては、酸化物、窒化物、オキシナイトライド、またはこれらの多層を含む。バック・ゲート誘電体２２Ａおよび２２Ｂに使用可能な誘電体の具体的な例としては、ＳｉＯ2、ＳｉＮ、ＳｉＯＮ、ＨｆＯ2、Ａｌ2Ｏ3、ＴｉＯ2、Ｌａ2Ｏ3、ＳｒＴｉＯ3、ＬａＡｌＯ3、Ｙ2Ｏ3、またはＧｄ2Ｏ3を含むが、これらに限定されない。層転写または熱プロセスの結果として従来の付着によって形成されるバック・ゲート誘電体の物理的厚さは、バック・ゲート誘電体を形成するために使用される技法ならびにバック・ゲート誘電体を形成する１つまたは複数の材料次第で様々になる可能性がある。典型的には、バック・ゲート誘電体２２Ａおよび２２Ｂは約１０ｎｍ〜約２０ｎｍの厚さを有する。
それぞれのデバイス領域内のボディ領域２４Ａおよび２４Ｂは、たとえば、Ｓｉ、ＳｉＧｅ、ポリＳｉ、またはＳｉＧｅＣなどの半導体材料を含む。ボディ領域２４Ａおよび２４Ｂは典型的には、層転写プロセスまたは付着によって設けられる。ボディ領域２４Ａおよび２４Ｂの厚さは典型的には約１０ｎｍ〜約２０ｎｍである。
デバイス領域１８Ａおよび１８Ｂ内の各ボディ領域２４Ａおよび２４Ｂはそれぞれ、チャネル３０Ａおよび３０Ｂと、隣接するソース／ドレイン領域３２Ａおよび３２Ｂとを含む。本発明によれば、論理デバイス領域１２内のチャネル３０Ａはドーピングされ、ＳＲＡＭデバイス領域１４内のチャネル３０Ｂはドーピングされていない。論理デバイス領域内のチャネルのドーピングは、従来の斜めイオン注入プロセスを使用してフロント・ゲートを形成した後で行われる。典型的には、ハロー・ドーパント（ｐまたはｎ）が使用され、ドープ・チャネル３０Ａ内のハロー・ドーパントの濃度は約１０17原子／ｃｍ3〜約１０19原子／ｃｍ3である。ハロー・ドーピング・タイプは、好ましい実装例のためのバック・ゲート２０Ａのものと同じである。ソース／ドレイン領域３２Ａおよび３２Ｂは、当技術分野で周知の従来のイオン注入プロセスを使用して、フロント・ゲートの後で形成される。ドーピング・タイプはフロント・ゲート２８Ａおよび２８Ｂのものと同じである。
２つの異なるデバイス領域内のフロント・ゲート誘電体２６Ａおよび２６Ｂは、バック・ゲート誘電体２２Ａおよび２２Ｂに関して上述した誘電体材料の１つを含む。フロント・ゲート誘電体はバック・ゲート誘電体と同じかまたは異なる誘電体を含むことができることは留意されることである。バック・ゲート誘電体２２Ａおよび２２Ｂを形成する際に使用される上述のプロセスは、フロント・ゲート誘電体２６Ａおよび２６Ｂを形成する際にも使用することができる。
フロント・ゲート誘電体２６Ａおよび２６Ｂの物理的厚さは、フロント・ゲート誘電体を形成するために使用される技法ならびにフロント・ゲート誘電体を形成する１つまたは複数の材料次第で様々になる可能性がある。典型的には、フロント・ゲート誘電体２６Ａおよび２６Ｂは約１ｎｍ〜約３ｎｍの厚さを有する。
それぞれのデバイス領域内のフロント・ゲート２８Ａおよび２８Ｂは、たとえば、Ｓｉ含有導体、金属導体、金属合金導体、金属窒化物導体、金属オキシナイトライド導体、金属シリケート、またはこれらの多層を含む、任意の導電材料を含む。典型的には、フロント・ゲート２８Ａおよび２８ＢはＳｉ含有導体であり、ポリＳｉ導体が非常に好ましい。フロント・ゲート２８Ａおよび２８Ｂは、当技術分野で周知の従来のプロセスを使用して形成される。Ｓｉ含有導体を使用する場合、その場（in-situ）ドーピング付着プロセスを使用できることに留意されたい。代わって、付着により非ドープＳｉ含有層をまずあてがうことができ、その後、イオン注入を使用して、非ドープＳｉ含有層にドーパントを導入することができる。フロント・ゲート２８Ａおよび２８Ｂはバック・ゲート２０Ａおよび２０Ｂと同じかまたは好ましくは異なる導電性タイプのものであることが観察される。
フロント・ゲート２８Ａおよび２８Ｂの高さは、これを形成するために使用される技法ならびにフロント・ゲートを形成する１つまたは複数の材料次第で様々になる可能性がある。典型的には、フロント・ゲート２８Ａおよび２８Ｂは約７５ｎｍ〜約２００ｎｍの高さを有する。
両方のデバイス領域内のフロント・ゲートおよびフロント・ゲート誘電体は、従来のリソグラフィおよびエッチングを使用して、ゲート・スタック内にパターン形成されることは留意されることである。さらに、それぞれのデバイス領域内のソース／ドレイン領域ならびにフロント・ゲートは当技術分野で周知の従来のシリサイド化（silicidation）プロセスを使用してシリサイド化できることは留意されることである。
図１に示されている隔離領域１６は、たとえば、酸化物などの従来のトレンチ誘電体材料からなる。隔離領域１６は、当技術分野で周知の標準的なトレンチ分離技法を使用して形成される。
図２は、バック・ゲート領域の下の基板がＳＯＩウェハの断片である、本発明の一実施形態を示している。図２の参照番号５０は、ＳＯＩ基板の下部半導体層を示し、参照番号５２は埋設絶縁層を示す。この実施形態では、両方のデバイス領域内にｎ型とｐ型の両方のフロント・ゲート・デバイスが示されている。図面では、ｎＦＥＴデバイスを記述するためにシングル・プライム（′）指定が使用され、ｐＦＥＴデバイスを記述するためにダブル・プライム（″）指定が使用される。したがって、１８Ａ′はｎＦＥＴ論理デバイスを示し、１８Ａ″はｐＦＥＴ論理デバイスを示し、１８Ｂ′はｎＦＥＴ ＳＲＡＭデバイスを示し、１８Ｂ″はｐＦＥＴ ＳＲＡＭデバイスを示す。
図３は、バック・ゲート領域の下の基板がバルク半導体５４である、本発明の他の実施形態を示している。図２に関して述べた上記の指定は、この場合も使用される。
図２では、それぞれのバック・ゲート領域が埋設絶縁層５２によって下部半導体層５０から隔離されていることが観察される。バック・ゲートは基板から完全に隔離され、バック・ゲート同士も互いに隔離されるので、この特定の構造により、動作中にバック・ゲート・バイアスを無制限に使用することができる。
図３に関して、バック・ゲートは本質的に、バルク半導体基板５４内に形成される深いウェル注入である。ｐ型基板の場合、ｎ＋バック・ゲートは、ｐｎ接合により基板およびｐ＋バック・ゲートから分離される。ｎ型基板の場合、ｐ＋バック・ゲートは、ｐｎ接合により基板およびｎ＋バック・ゲートから分離される。いずれの場合も、ｐｎ接合両端の電圧がバイアスをリバース・モードで保持するように、バック・ゲート・バイアスが制限されることになる。また、バック・ゲート内のドーピングのレベルを使用して、フロント・ゲートしきい値を適度な量で調節することができる。この構造によるトレードオフは、最高バック・ゲート・ドーピング・レベルで論理ゲート用の追加接合容量の影響のバランスを取ることである。
本発明によれば、ＳＲＡＭ領域（すなわち、ドーピングなしチャネルを含む領域）内のバック・ゲート制御を最大限にするために、論理デバイス・エリア（すなわち、ドープ・チャネルを含むデバイス）内のドーピング濃度に対して、それぞれｎＦＥＴおよびｐＦＥＴ用のｐ＋ドーピングおよびｎ＋ドーピングを有する高濃度ドーピングされたバック・ゲート電極がこれらの領域に設けられる。高濃度ドーピングされたバック・ゲートは、ドレインからバック・ゲートへの容量結合のために論理デバイスのパフォーマンスを劣化させることになる。この追加静電容量を最小限にするために、論理領域内のバック・ゲートは、低濃度ドーピングされ、所定の電圧でバイアスがかけられ、これにより、ドレインの下の部分が大規模空乏状態に保持される。本発明によれば、バック・ゲートはしきい値制御のために論理領域内で使用されない。しかし、本発明では、論理領域内で従来のハロー注入を使用することにより、短チャネル制御（ＳＣＥ）を達成することができる。ＳＲＡＭ領域では、適切なバック・ゲート・バイアスによってしきい値電圧が設定されるので、ハロー・ドーピングは不要である。この調整は、ゲート長またはボディ厚のようなその他の体系的変動を補償するために特定のチップについて微調整することができる。代わって、深いソース・ドレイン注入の最適化により、論理デバイス・エリア内のネット・ドーピングの削減を達成することができ、好ましい実装例では、これはフロント・ゲートに対して自己整合される。これにより、チャネルのすぐ下のより高濃度のバック・ゲート・ドーピングにより。論理デバイス用の追加のＳＣＥ制御が可能になるであろう。
その好ましい諸実施形態に関して本発明を詳しく示し記載してきたが、当業者であれば、本発明の本質および範囲を逸脱せずに、形式および詳細における上記その他の変更が可能であることが理解されるであろう。したがって、本発明は、記載され例示された正確な形式および詳細に限定されず、特許請求の範囲に含まれるものであることが意図されている。
本出願の基本的な半導体構造体を描写する（断面図による）図表現である。 ＳＯＩ基板が使用される本発明の構造体の一実施形態を描写する（断面図による）図表現である。 バルク半導体構造が使用される本発明の構造体の他の実施形態を描写する（断面図による）図表現である。

Claims (20)

  1. 少なくとも１つの論理デバイス領域と少なくとも１つのＳＲＡＭデバイス領域とを含む基板であって、前記デバイス領域が隔離領域によって分離される基板と、
    前記少なくとも１つの論理デバイス領域内の少なくとも１つのダブル・ゲート論理デバイスであって、下から上へ、バック・ゲートと、バック・ゲート誘電体と、ボディ領域と、フロント・ゲート誘電体と、フロント・ゲートとを含み、前記論理デバイスの前記ボディ領域がドープ・チャネルを含む、前記少なくとも１つのダブル・ゲート論理デバイスと、
    前記少なくとも１つのＳＲＡＭデバイス領域内の少なくとも１つのダブル・ゲートＳＲＡＭデバイスであって、下から上へ、バック・ゲートと、バック・ゲート誘電体と、ボディ領域と、フロント・ゲート誘電体と、フロント・ゲートとを含み、前記ＳＲＡＭデバイスの前記ボディ領域が非ドープ・チャネルを含み、前記ＳＲＡＭデバイスの前記バック・ゲートが前記論理デバイスの前記バック・ゲートより高いドーピング・レベルを有する、前記少なくとも１つのダブル・ゲートＳＲＡＭデバイスと、
    を含む、半導体構造体。
  2. 前記基板がバルク半導体基板である、請求項１に記載の半導体構造体。
  3. 前記基板が、下部半導体層と、前記下部半導体層の上の埋設絶縁層とを含む、セミコンダクタ・オン・インシュレータの断片である、請求項１に記載の半導体構造体。
  4. 前記論理デバイスおよび前記ＳＲＡＭデバイスの前記フロント・ゲートと前記バック・ゲートの両方が反対の導電性である、請求項１に記載の半導体構造体。
  5. 前記論理デバイス領域および前記ＳＲＡＭデバイス領域内の前記バック・ゲートがいずれもｎ型導電性を有し、両方の前記デバイス領域内の前記フロント・ゲートがｐ型導電性を有する、請求項１に記載の半導体構造体。
  6. 前記ドープ・チャネルが前記ｎ型導電性を有する、請求項５に記載の半導体構造体。
  7. 前記論理デバイス領域および前記ＳＲＡＭデバイス領域内の前記バック・ゲートがいずれもｐ型導電性を有し、両方の前記デバイス領域内の前記フロント・ゲートがｎ型導電性を有する、請求項１に記載の半導体構造体。
  8. 前記ドープ・チャネルが前記ｐ型導電性を有する、請求項７に記載の半導体構造体。
  9. 前記論理デバイス領域および前記ＳＲＡＭデバイス領域内の前記バック・ゲートが、ｐ型導電性を有する領域とｎ型導電性を有する領域とを含み、前記ｐ型導電性を有する領域に関連する両方のデバイス領域内の前記フロント・ゲートがｎ型導電性を有し、前記ｎ型導電性を有する領域に関連する両方のデバイス領域内の前記フロント・ゲートがｐ型導電性を有する、請求項１に記載の半導体構造体。
  10. 前記ｎ型導電性を有する前記論理デバイスの前記ドープ・チャネルがｐハロー・ドーパントを含み、前記ｐ型導電性を有する前記論理デバイスの前記ドープ・チャネルがｎハロー・ドーパントを含む、請求項９に記載の半導体構造体。
  11. 前記ＳＲＡＭデバイスの前記バック・ゲートが約１×１０20原子／ｃｍ3以上のドーパント濃度を有する、請求項１に記載の半導体構造体。
  12. 前記論理デバイス領域内の前記バック・ゲートが、低ドープ側方均一ドーピングまたはソース／ドレイン領域下の低ネット・ドーピングによる側方不均一ドーピングのいずれかを有する、請求項１に記載の半導体構造体。
  13. 前記ドープ・チャネルおよび前記非ドープ・チャネルがソース／ドレイン領域によって横から制限される、請求項１に記載の半導体構造体。
  14. 前記バック・ゲートのそれぞれが、半導体材料またはポリシリコンを含む、請求項１に記載の半導体構造体。
  15. 前記バック・ゲート誘電体のそれぞれが、酸化物、窒化物、オキシナイトライド、またはこれらの多層を含む、請求項１に記載の半導体構造体。
  16. 前記ボディ領域のそれぞれが、半導体材料またはポリシリコンを含む、請求項１に記載の半導体構造体。
  17. 前記フロント・ゲート誘電体のそれぞれが、酸化物、窒化物、オキシナイトライド、またはこれらの多層を含む、請求項１に記載の半導体構造体。
  18. 前記フロント・ゲートのそれぞれが、Ｓｉ含有導体、金属導体、金属合金導体、金属窒化物導体、金属オキシナイトライド導体、金属シリサイド、またはこれらの多層を含む、請求項１に記載の半導体構造体。
  19. 少なくとも１つの論理デバイス領域内の少なくとも１つのダブル・ゲート論理デバイスであって、下から上へ、バック・ゲートと、バック・ゲート誘電体と、ボディ領域と、フロント・ゲート誘電体と、フロント・ゲートとを含み、前記論理デバイスの前記ボディ領域がドープ・チャネルを含む、前記少なくとも１つのダブル・ゲート論理デバイスと、
    少なくとも１つのＳＲＡＭデバイス領域内の少なくとも１つのダブル・ゲートＳＲＡＭデバイスであって、下から上へ、バック・ゲートと、バック・ゲート誘電体と、ボディ領域と、フロント・ゲート誘電体と、フロント・ゲートとを含み、前記ＳＲＡＭデバイスの前記ボディ領域が非ドープ・チャネルを含み、前記ＳＲＡＭデバイスの前記バック・ゲートが前記論理デバイスの前記バック・ゲートより高いドーピング・レベルを有する、前記少なくとも１つのダブル・ゲートＳＲＡＭデバイスと、
    前記バック・ゲートのそれぞれの下に位置する少なくとも１つの埋設絶縁層と、
    を含む、半導体構造体。
  20. 少なくとも１つの論理デバイス領域内の少なくとも１つのダブル・ゲート論理デバイスであって、下から上へ、バック・ゲートと、バック・ゲート誘電体と、ボディ領域と、フロント・ゲート誘電体と、フロント・ゲートとを含み、前記論理デバイスの前記ボディ領域がドープ・チャネルを含む、前記少なくとも１つのダブル・ゲート論理デバイスと、
    少なくとも１つのＳＲＡＭデバイス領域内の少なくとも１つのダブル・ゲートＳＲＡＭデバイスであって、下から上へ、バック・ゲートと、バック・ゲート誘電体と、ボディ領域と、フロント・ゲート誘電体と、フロント・ゲートとを含み、前記ＳＲＡＭデバイスの前記ボディ領域が非ドープ・チャネルを含み、前記ＳＲＡＭデバイスの前記バック・ゲートが前記論理デバイスの前記バック・ゲートより高いドーピング・レベルを有する、前記少なくとも１つのダブル・ゲートＳＲＡＭデバイスと、
    前記バック・ゲートのそれぞれの下に位置する半導体基板と、
    を含む、半導体構造体。
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