CN102956699B - 半导体器件 - Google Patents
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Abstract
本申请公开了一种半导体器件，包括：在超薄半导体层中形成的源/漏区；在超薄半导体层中形成的位于源/漏区之间的沟道区；位于沟道区上方的前栅叠层，所述前栅叠层包括前栅和位于前栅和沟道区之间的前栅介质层；位于沟道区下方的背栅叠层，所述背栅叠层包括背栅和位于背栅和沟道区之间的背栅介质层，其中，前栅由高阈值电压材料形成，背栅由低阈值电压材料形成。根据另一实施例，前栅和背栅由相同的材料组成，在半导体器件工作时向背栅施加正向偏置电压。该半导体器件利用背栅减小由于沟道区厚度变化而引起的阈值电压波动。
Description
技术领域
本发明涉及半导体技术，更具体地，涉及使用背栅的半导体器件。
背景技术
集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET)的尺寸按比例缩小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。
随着MOSFET的尺寸按比例缩小，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例减少，从而阈值电压随沟道长度减小而下降。
亚阈值摆幅(subthreshold swing)，又称为S因子，是MOSFET在亚阈状态工作时、用作为逻辑开关时的一个重要参数。它定义为：S＝dVgs/d(log10 Id)，单位是[mV/decade]。S在数值上等于为使漏极电流Id变化一个数量级时所需要的栅极电压增量ΔVgs，表示着Id-Vgs关系曲线的上升率。S值与器件结构和温度等有关。室温下S的理论最小值为60mV/decade。
随着MOSFET的尺寸按比例缩小，S值表征的亚阈特性也会发生退化，导致穿通电流的产生，使得栅极失去对漏极电流的控制作用。
为了抑制上述的短沟道效应，可以采用绝缘体上硅(SOI)晶片制作MOSFET。SOI晶片中的半导体层的厚度例如小于20nm，因而提供了超薄沟道。这样，栅极电压对超薄沟道中的耗尽层电荷的控制得以改善。
然而，超薄沟道产生了新的技术问题：超薄沟道的厚度变化显著改变阈值电压。结果，必须精确地控制SOI MOSFET中的半导体层的厚度才能获得所需的阈值电压，这导致制造工艺上的困难。
发明内容
本发明的目的是提供一种利用背栅减小阈值电压波动的半导体器件。
根据本发明的一方面，提供一种半导体器件，包括：在超薄半导体层中形成的源/漏区；在超薄半导体层中形成的位于源/漏区之间的沟道区；位于沟道区上方的前栅叠层，所述前栅叠层包括前栅和位于前栅和沟道区之间的前栅介质层；位于沟道区下方的背栅叠层，所述背栅叠层包括背栅和位于背栅和沟道区之间的背栅介质层，其中，前栅由高阈值电压材料形成，背栅由低阈值电压材料形成。
优选地，所述高阈值电压材料是N型金属或P型金属。
优选地，所述N型金属包括选自稀土元素和IIIB族元素中的至少一种。
优选地，所述P型金属包括选自IIIA族元素中的至少一种。
优选地，所述高阈值电压材料的导电类型与半导体器件的导电类型相同。
优选地，所述低阈值电压材料包括硅化物。
根据本发明的另一方面，提供一种半导体器件，包括：在超薄半导体层中形成的源/漏区；在超薄半导体层中形成的位于源/漏区之间的沟道区；位于沟道区上方的前栅叠层，所述前栅叠层包括前栅和位于前栅和沟道区之间的前栅介质层；位于沟道区下方的背栅叠层，所述背栅叠层包括背栅和位于背栅和沟道区之间的背栅介质层，其中，前栅和背栅由相同的材料组成，在半导体器件工作时向背栅施加正向偏置电压。
本发明的半导体器件利用前栅和背栅的材料组合和/或向背栅施加的正向偏置电压改变前栅相对于背栅计算的表面势φsp，从而减小甚至完全抵消超薄半导体层的厚度变化对半导体器件的阈值电压的影响。
附图说明
图1示出了根据本发明的半导体器件的示意性结构的截面图。
图2示出了根据本发明的半导体器件在垂直方向上的能带图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，为了清楚起见，附图中的各个部分没有按比例绘制。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成。
<第一实施例>
图1示出了根据本发明的半导体器件的示意性结构的截面图。该半导体器件包括在超薄半导体层13中形成的源/漏区和位于源/漏区之间的沟道区，在图中以虚线表示源/漏区和沟道区之间的界面。在沟道区上方形成前栅叠层，包括位于超薄半导体层13上的前栅介质层14、以及位于前栅介质层14上的前栅15。在前栅叠层两侧形成侧墙16。在源/漏区上方形成穿过层间介质层17与源/漏区电接触的导电通道19。在超薄半导体层13下方形成背栅介质层12和背栅11，其中背栅介质层12位于超薄半导体层13和背栅11之间。
优选地，可以采用SOI晶片形成如图1所示的半导体器件。SOI晶体从下至上包括半导体衬底、绝缘埋层和半导体层，分别用于提供本发明的半导体器件的背栅11、背栅介质层12和超薄半导体层13。
然后，按照常规的半导体工艺在SOI晶片上形成前栅叠层、层间介质层17以及其中的导电通道19。
在采用SOI晶片的情形下，超薄半导体层13的厚度例如约为5nm-20nm，如10nm、15nm，并且，背栅介质层12的厚度例如约为5nm-30nm，如10nm、15nm、20nm或25nm。
超薄半导体层13例如由选自IV族半导体(如，硅、锗或硅锗)或III族-V族化合物半导体(如，砷化镓)的半导体材料组成。在本实施例中，超薄半导体层13可为单晶Si。背栅介质层12可以是氧化物埋层、氮氧化物埋层或其他的绝缘埋层。
前栅介质层14可以由氧化物、氧氮化物、高K材料(如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2或LaAlO中的一种或其组合)或其组合组成。
优选地，在前栅叠层外侧的超薄半导体层13上方还形成外延半导体层18，然后利用超薄半导体层13和外延半导体层18一起形成相对于沟道区抬高的源/漏区(raised source/drain regions)，这有利于减小半导体器件的导通电阻以及功耗。
在形成抬高的源/漏区的情形下，优选地，外延半导体层18由与超薄半导体层13相同的材料组成。
根据本发明的半导体器件的第一实施例，前栅15和背栅11由不同的材料组成，并且在工作时向前栅15施加正向偏置电压(forward biasvoltage)，而背栅11浮置。
前栅15由高阈值电压(high-Vt)材料组成。高阈值电压材料例如是与半导体器件的导电类型相同导电类型的金属。某种导电类型的金属是指费米能级与该导电类型的半导体材料相接近的金属。例如，N型金属包括稀土元素(如La、Ce、Er)以及IIIB族元素(如Sc)；P型金属包括IIIA族元素(如Ga、Al、In)。
背栅11由低阈值电压(low-Vt)材料组成。低阈值电压材料例如是硅化物，如NiSi、CoSi、TiSi、TaSi。
图2示出了根据本发明的半导体器件在垂直方向上的能带图，其中描述了超薄半导体层13的厚度TSi改变为TSi+ΔTSi时对半导体器的阈值电压的影响。
该半导体器件的阈值电压由下述公式计算：
ΔVt ∝(Φf-Φb)*ΔTSi/(Tf+Tb+Tsi)-(Φf-Efc)*ΔTSi/(Tf+Tsi)，其中Φf和Φb是前、后栅功函数，Efc是沟道费米能级，Tf、Tb为“有效栅介质厚度”(归一化相对介电常数)。
一方面，在超薄半导体层13的厚度增加ΔTSi时，栅极电压的控制能力减弱并且发生S值表征的亚阈特性的退化，致使阈值电压减小。另一方面，在超薄半导体层13的厚度增加ΔTSi时，前栅15相对于背栅11计算的表面势φsp提高，致使阈值电压增加。因此，在前栅15使用高阈值电压材料而背栅11使用低阈值电压材料时，减小了超薄半导体层13的厚度增加对半导体器件的阈值电压的影响。
尽管未示出，但在超薄半导体层13的厚度TSi减小为TSi-ΔTSi时，该实施例利用前栅15和背栅11的材料组合减小前栅15相对于背栅11计算的表面势φsp，从而减小超薄半导体层13的厚度减小对半导体器件的阈值电压的影响。
如果选择前栅15和背栅11的材料的合适组合，甚至可以完全抵消超薄半导体层13的厚度变化对半导体器件的阈值电压的影响，即满足以下条件：dVt/dTSi＝0，其中Vt表示半导体器件的阈值电压，TSi表示超薄半导体层的厚度。
<第二实施例>
根据本发明的半导体器件的第二实施例，前栅15和背栅11由相同的材料组成，在工作时向前栅15施加正向偏置电压，以及向背栅11施加正向偏置电压。
在超薄半导体层13的厚度TSi变化时，该实施例利用背栅11的正向偏置电压来改变前栅15相对于背栅11计算的表面势φsp，从而减小甚至完全抵消超薄半导体层13的厚度变化对半导体器件的阈值电压的影响。
<第三实施例>
根据本发明的半导体器件的第三实施例，前栅15由高阈值电压材料组成，背栅11由低阈值电压材料组成，并且在工作时向前栅15施加正向偏置电压，以及向背栅11施加正向偏置电压。
在超薄半导体层13的厚度TSi变化时，该实施例不仅利用前栅15和背栅11的材料组合、而且利用背栅11的正向偏置电压来改变前栅15相对于背栅11计算的表面势φsp，从而减小甚至完全抵消超薄半导体层13的厚度变化对半导体器件的阈值电压的影响。
以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。因此，本发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改，均在本发明的保护范围之内。
Claims (13)
1.一种半导体器件，包括：
在超薄半导体层中形成的源/漏区；
在超薄半导体层中形成的位于源/漏区之间的沟道区；
位于沟道区上方的前栅叠层，所述前栅叠层包括前栅和位于前栅和沟道区之间的前栅介质层；
位于沟道区下方的背栅叠层，所述背栅叠层包括背栅和位于背栅和沟道区之间的背栅介质层，
其中，前栅由高阈值电压材料形成，背栅由低阈值电压材料形成，
其中，在该半导体器件是N型器件的情况下，所述高阈值电压材料是费米能级接近N型半导体费米能级的N型金属，或者在该半导体器件是P型器件的情况下，所述高阈值电压材料是费米能级接近P型半导体费米能级的P型金属。
2.根据权利要求1所述的半导体器件，其中所述N型金属包括选自稀土元素和IIIB族元素中的至少一种。
3.根据权利要求1所述的半导体器件，其中所述P型金属包括选自IIIA族元素中的至少一种。
4.根据权利要求1至3中任一项所述的半导体器件，其中所述高阈值电压材料的导电类型与半导体器件的导电类型相同。
5.根据权利要求1所述的半导体器件，其中所述低阈值电压材料包括硅化物。
6.根据权利要求1所述的半导体器件，其中所述超薄半导体层是SOI晶片的半导体层。
7.根据权利要求1所述的半导体器件，其中所述超薄半导体层的厚度约为5nm-20nm。
8.根据权利要求1所述的半导体器件，其中所述源/漏区包括在超薄半导体层中形成的一部分、以及在超薄半导体上的外延半导体中形成的另一部分。
9.根据权利要求1所述的半导体器件，其中在所述半导体器件工作时，所述背栅浮置，或向所述背栅施加正向偏置电压。
10.一种半导体器件，包括多个单元器件，每个单元器件包括：
在超薄半导体层中形成的源/漏区；
在超薄半导体层中形成的位于源/漏区之间的沟道区；
位于沟道区上方的前栅叠层，所述前栅叠层包括前栅和位于前栅和沟道区之间的前栅介质层；
位于沟道区下方的背栅叠层，所述背栅叠层包括背栅和位于背栅和沟道区之间的背栅介质层，
其中，前栅和背栅由相同的材料组成，在半导体器件工作时向每个单元器件的背栅施加正向偏置电压，以使得无论各单元器件中包括的超薄半导体层的厚度如何，各单元器件的阈值电压实质上相同。
11.根据权利要求10所述的半导体器件，其中所述超薄半导体层是SOI晶片的半导体层。
12.根据权利要求10所述的半导体器件，其中所述超薄半导体层的厚度约为5nm-20nm。
13.根据权利要求10所述的半导体器件，其中所述源/漏区包括在超薄半导体层中形成的一部分、以及在超薄半导体上的外延半导体中形成的另一部分。
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Legal Events
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |