NL8802423A - Werkwijze voor het bedrijven van een mos-structuur en daarvoor geschikte mos-structuur. - Google Patents

Description

Werkwijze voor het bedrijven van een MOS-structuur en daarvoor geschikte MOS-structuur

Door de werkwijze volgens conclusie l, wordt het mogelijk met de aan de achter-gate aan te leggen spanning, veelal een spanningspuls, de geleidingskaraktaristiek van de MOS-structuur te beïnvloeden. Hierdoor ontstaat een multista-biel gedrag van de halfgeleiderstructuur.

In het bijzonder kan een bi-stabiel gedrag van een dergelijke transistor worden verkregen. Dit bi-stabiele gedrag kan met voordeel worden toegepast als eenvoudig geheu-genelement.

Voorts verschaft de onderhavige uitvinding ëen halfgeleiderstructuur.

Verdere voordelen, kenmerken en details zullen duidelijk worden aan de hand van een beschrijven met verwijzing naar de bij gevoegde tekening, waarin tonen: figuur 1 een perspektivisch aanzicht van een uitvoeringsvorm volgens de onderhavige uitvinding; figuur 2 een doorsnede over de uitvoeringsvorm uit figuur 1; figuur 3 een grafiek van metingen aan de structuur uit figuur 1; figuur 4 een grafiek van metingen aan de structuur uit figuur 1 bij een andere temperatuur; figuur 5 een aansluitschema voor de structuur uit figuur 1; en figuur 6 een ander aansluitschema voor een halfgeleiderstructuur volgens de uitvoeringsvorm uit figuur 1.

figuur 7 een ander aansluitschema van een halfgeleiderstructuur volgens de uitvoeringsvorm uit figuur l; figuur 8 een ander aansluitschema voor een halfgeleiderstructuur volgens de uitvoeringsvorm uit figuur 1; en figuur 9 een perspectivisch, gedeeltelijk schematisch aanzicht voor het gebruik van de uitvoeringsvorm uit figuur 1 als stralingsdetector.

Een SOI-structuur 1 omvat een achter-gate 2, een achterisolatielaag 3 en een daarop aangebrachte N+-silicium-film 4 (bijvoorbeeld met een laser gekristalliseerd) waarin een P“-gebied 5 is aangebracht, de zogeheten SOI-caviteit. Over de Si-laag 4 en het P“-gebied 5 is een voor-isolatielaag 6 aangebracht, waarop de voor-gate 7 is aangebracht.

Indien in laterale richting over het caviteitgebied 5 een spanning wordt aangelegd, zal de stroom daardoorheen afhangen van de spanningen op voor- en achter-gate 7, resp.

2.

De caviteitslading QCAV in het gebied 5 kan beïnvloedt worden met behulp van spanningspulsen bij voorkeur aan de achter-gate aan te leggen.

Het is ook mogelijk op andere wijze de lading Qcav in dit gebied 5 te beinvloeden, bijv. door middel van la-dingsbestraling, impact-ionisatie of tunneling, in dit gebied of in de omliggende gebieden.

Volgens de onderhavige uitvinding wordt een dergelijke caviteitsladingstoestand gedurende een bepaalde tijd behouden, doordat de structuur gekoeld wordt. Hierdoor kan een multi-stabiele of bi-stabiele toestand van de halfgeleider structuur worden verkregen, waarmee bijv. een geheugenef-fect verkregen kan worden. De drempelspanning V>j van het P-gebied 5 is instelbaar, waarmede de stroomkarakteristiek van dit gebied instelbaar is.

Figuur 3 toont een grafiek van de stroom I<a als functie van de spanning op de voor-gate Vgf, waarbij de SOI-NMOS structuur op 77 K gehouden werd. Bij de curves A en C werd een spanning over het P_-gebied 5 van 3,5 Volt aangelegd, terwijl bij de curves B en D een spanning van Vj)=0,2 Volt werd aangelegd. De achter-gate 2 werd vanuit een gelijkspanning van -20 Volt naar 0, resp. -40 Volt, en terug, gepulst, waardoor het verschil tussen de curve A en B enerzijds resp. de curve C en D anderzijds ontstond. De curve A en B leveren een drempelspanning v>p van 1,2 Volt, terwijl de curve C en D een drempelspanning V<p van 3 Volt leveren.

Op grond van berekeningen wordt verwacht dat de curves A, B ook verkregen worden door, uitgaande van de curves C, D, de voor-gate en de drain-aansluiting naar bijv.

5 Volt te pulsen.

De grafiek uit fig. 5 werd verkregen door de structuur tot 4 K te koelen. Voor het overige zijn de omstandigheden voor de curves E en F gelijk aan die van A en B en die van G en H aan die van C en D, dat wil zeggen pulsen van -20 naar -40 Volt resp. van -20 naar 0 Volt.

Door pulsen aan de achter-gate van bijv. -20 Volt naar 0 Volt worden juncties tussen het N+ - en P“-gebied tijdelijk voorwaarts ingesteld, waardoor de hoeveelheid in het P“-gebied (caviteit) opgeslagen lading wordt beïnvloed.

Bij 77 K vertoonde de structuur nog thermische de-gradatie-mechanismen, dat wil zeggen dat de caviteitslading Qcav na enige tijd merkbaar in grootte veranderde, terwijl bij 4 K een dergelijke toestand voor meer dan één uur behouden bleef.

Wanneer bij het aansluitschema uit fig. 5 een korte Vgb-puls van bijv. -20 Volt naar 0 Volt naar -20 Volt wordt aangelegd zal, indien het element 1 zich reeds in een toestand bevindt waarvan Vip een hoge waarde heeft, deze structuur in die toestand bevestigd worden. Voor bepaalde waarde van Vgf en geschikte V3 kan ook een toestand verkregen worden, waarbij, indien het halfgeleiderelement l een lage V^ bezit, in deze toestand bevestigd wordt, bijv. Vgf=2 Volt en V<3=5 Volt.

Op deze wijze kan het opfrissen (refresh) van een dergelijke geheugencel 1 worden bewerkstelligd, bijv. voor ROM- of EPROM- achtige toepassingen. Het halfgeleiderelement 1 volgens de onderhavige uitvinding is compact en kan met hoge snelheid bedreven worden.

Figuur 6 geeft een aansluitschema weer waarbij naast de halfgeleiderstructuur 1 twee transistoren en T2 benodigd zijn, hetgeen een dergelijk geheugenelement geschikt voor RAM-toepassingen maakt. Door de aansluitingen A, B en C in een matrix op te nemen kunnen lees/schrijf/refresh-signa-len worden verkregen. De te kiezen spanningen bij de aansluitingen A, B en C hangt af van de W/L verhouding van de halfgeleiderstructuur 1 alsmede de transistoren Τχ en T2.

Een typisch uitvoeringsvoorbeeld van een SOI-NMOS-transistor omvat bijvoorbeeld een Si-laag 4 van 500 nm, een achter-oxide van bijvoorbeeld 500 nm en een Borium-concentra-tie van 1016 cm-3. Hierbij zal de drempelspanning V^· beïnvloedbaar zijn via de caviteitslading Qcav, alsmede via de achter-gate-spanning Vgt,, welke invloeden wellicht gecorreleerd zijn. Instelspanningen en pulshoogte(n) zijn afhankelijk van de gekozen dikten van de lagen.

In figuur 7 en 8 staan andere aansluitschema's voor het aansluiten van halfgeleiderstructuur 1 getekend, waarin Vq de uitgangsspaiming voorstelt, C]_ de belastingscapaciteit en de aansluitspanningen in V zijn weergegeven, terwijl r/w de keuze van lezen of schrijven weergeven.

In figuur 9 is een uitvoeringsvorm als stralingsde-tector weergegeven waarin h/v op de detector vallende straling weergeeft, terwijl r/r lezen en terugstellen weergeeft (read/reset).

Een halfgeleiderstructuur volgens de onderhavige uitvinding is goed bestand tegen stralingsinvloeden.

In toekomstige drie-dimensionaal opgebouwde, geïntegreerde schakelingen kan elk halfgeleiderelement via een afzonderlijke achter-gate worden bestuurd (refresh).

Eerste toepassingen van de onderhavige uitvinding worden verwacht in de ruimtevaart, bij snelle computers en bij van supergeleiding gebruik makende installaties, daar hierbij koelingsmedium beschikbaar is.

Claims (7)

1. Werkwijze voor het bedrijven van een van een achter-gate voorziene SOI-structuur, waarbij: - de SOI-structuur wordt gekoeld; en - op vooraf bepaalde tijdstippen in een caviteit van de SOI-structuur lading wordt afgevoerd en/of toegevoerd.

2. Werkwijze volgens conclusie 1, waarbij de lading wordt toegevoerd door een spanning bij voorkeur een puls, aan de achter-gate.

3. Werkwijze volgens conclusie 1 of 2, waarbij de MOS-structuur onder kamertemperatuur, bij voorkeur onder 300 K, bij voorkeur onder 200 K, bij voorkeur onder 100 K, bij voorkeur bij ongeveer 77 K, bij voorkeur rond 4 K en bij voorkeur tussen 4 K en 77 K wordt gekoeld.

4. Werkwijze volgens conclusie 1, 2 of 3 waarbij de spanning aan de achter-gate een puls omvat.

5. Werkwijze volgens één van de conclusies 1-4, waarbij de MOS-structuur één of meer NMOS-transistoren omvat, een gelijkspanning van -20 Volt aan de achter-gate wordt aangelegd, en op de gelijkspanning een puls naar 0, en/of -40 Volt wordt gesuperponeerd, en/of op de voor-gate en de drain-pulsen naar bijv, 5 Volt worden aangelegd,

6. Halfgeleiderstructuur omvattende: - een geleidende achter-gate, en daarop aangebracht achter-oxide; - een daarop aangebracht silicium-film van een ge-leidingstype voorzien van een uitsparing, waarin een halfge-leidermateriaal van het andere geleidingstype is aangebracht, een op dit gebied van het tegengestelde, op oxide aangebrachte voor-oxide; en - een op dit voor-oxide aangebrachte geleidende voor-gate.

7. Halfgeleiderstructuur volgens conclusie 6, waarbij de achter-gate gepulst wordt, opdat de structuur in een geheugenconfiguratie op te nemen is.