JP2013026502A - 半導体装置 - Google Patents
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Abstract
【解決手段】SRAMを構成するドライバトランジスタ(Dr1)が配置される活性領域(Ac)の下部に、絶縁層(BOX)を介して、素子分離領域(STI)により囲まれたn型のバックゲート領域(nBG)を設け、ドライバトランジスタ(Dr1)のゲート電極(G)と接続する。また、n型のバックゲート領域(nBG)の下部に配置され、少なくともその一部が、素子分離領域(STI)より深い位置に延在するp型ウエル領域(Pwell)を設け、接地電位(VSS)に固定する。かかる構成によれば、トランジスタの閾値電位(Vth)をトランジスタがオン状態の時には高く、逆に、オフ状態の時には低くなるように制御し、また、p型ウエル領域(Pwell)とn型のバックゲート領域(nBG)との間のPN接合も順バイアスさせないよう制御することができる。
【選択図】図2
Description
[回路構成]
本実施の形態の半導体装置(半導体集積回路装置、半導体記憶装置)は、SRAMのメモリセルを有する。図1は、本実施の形態のSRAMのメモリセルを示す等価回路図である。図示するように、メモリセルは、一対のビット線(ビット線BL、ビット線/(バー)BL)とワード線WLとの交差部に配置される。このメモリセルは、一対のロードトランジスタ(ロードMOS、負荷用トランジスタ、負荷用MISFET)Lo1、Lo2、一対のアクセストランジスタ(アクセスMOS、アクセス用トランジスタ、アクセスMISFET、転送用トランジスタ)Acc1、Acc2および一対のドライバトランジスタ(ドライバMOS、駆動用トランジスタ、駆動用MISFET)Dr1、Dr2を有している。
上記SRAMのメモリセルの回路動作を説明する。CMOSインバータの蓄積ノードAが高電位(H)であるときには、Dr2がオン状態となるので、他のCMOSインバータの蓄積ノードBが低電位(L)になる。したがって、Dr1がオフ状態となり、蓄積ノードAの高電位(H)が保持される。すなわち、一対のCMOSインバータを交差結合させたラッチ回路によって相互の蓄積ノードA、Bの状態が保持され、電源が印加されている間、情報が保存される。
[メモリセルの構成]
次いで、平面図および断面図を用いて本実施の形態のSRAMのメモリセルの構造を説明する。
図22は、本実施の形態のSRAMのメモリセルアレイの概念を示す平面図である。図22に示すように、図10および図15等を参照しながら説明したメモリセル領域を“F”で表した場合、メモリセルアレイにおいては、図中の上下方向(Y方向)において、X方向に延在するライン(X軸)に対して線対称にメモリセル領域が繰り返し配置される(X軸反転配置)。また、図中の左右方向(X方向)において、Y方向に延在するライン(Y軸)に対して線対称にメモリセル領域が繰り返し配置される(Y軸反転配置)。
図22を参照しながら説明したように、メモリセルアレイにおいては、複数のセル領域が配置されるが、メモリセルアレイ中には、タップセル領域(給電領域)が設けられる。タップセル領域を介して各ウエル領域に所定の電位(例えば、接地電位VSSや電源電位Vdd)が給電される。
次いで、図28〜図37の断面図を参照しながら本実施の形態のSRAMのメモリセル等の製造工程を説明するとともに、本実施の形態のSRAMのメモリセル等の構成をより明確にする。図28〜図37は、本実施の形態のSRAMの製造工程を示す断面図である。図28〜図31は、開口部の形成工程までを示し、図28は、図10のA−A断面部に、図29は、図10のB−B断面部に、図30は、図24のC−C断面部に、図31は、図24のD−D断面部に対応する。また、図32および図33は、トランジスタの形成工程までを示し、図32は、上記A−A断面部に、図33は、上記B−B断面部に対応する。また、図34〜図37は、第3層配線の形成工程までを示し、図34は、上記A−A断面部に、図35は、上記B−B断面部に、図36は、上記C−C断面部に、図37は、上記D−D断面部に対応する。
実施の形態1においては、SRAMを構成するn型のトランジスタ(Dr1)が配置される半導体領域3の下部に、絶縁層BOXを介して、n型のバックゲート領域nBGを配置し、その下部には、p型ウエル領域Pwellを配置した(図2参照)が、これらの導電型を逆としてもよい。
上記実施の形態1においては、活性領域(Ac)の形状を台形状としたが(図10参照)、他の形状としてもよい。図38は、本実施の形態のSRAMの構成を示す平面図である。
上記実施の形態1においては、開口部OAb、OAwを形成した後、層間絶縁膜IL1および第1プラグP1b、P1wを形成したが、開口部OAb、OAwを設けず、層間絶縁膜IL1に、第1プラグP1b、P1w用のコンタクトホールを形成してもよい。即ち、ウエル領域(well)およびバックゲート領域(BG)まで到達する深さの異なるコンタクトホールを形成してもよい。
上記実施の形態1においては、タップセル領域においても、バックゲート領域(BG)とその下部のウエル領域(well)の導電型を逆としたが(図13、図14参照)、これらを同じ導電型としてもよい。
上記実施の形態において詳細に説明したSRAMが用いられる半導体装置(半導体部品や電子機器なども含む)に制限はないが、例えば、SoC(System-on-a-chip)やマイクロコンピュータを含むシステムが形成された半導体チップに組み込むことができる。半導体チップは、CPU(Central Processing Unit)、SRAM、および論理回路(LOGIC)を有している。なお、SRAMの他、EEPROM(Electrically Erasable Programmable Read Only Memory)などの他の記憶素子を有する構成としてもよく、また、アナログ回路などを内蔵してもよい。
3 半導体領域
13 金属シリサイド層
20 酸化シリコン膜
A、B 蓄積ノード
Ac 活性領域
AcN1 活性領域
AcN2 活性領域
AcP1 活性領域
AcP2 活性領域
AcS 活性領域
Acc1、Acc2 アクセストランジスタ
BOX 絶縁層
BL ビット線
/BL ビット線
BG、nBG、pBG バックゲート領域
Dr1、Dr2 ドライバトランジスタ
EX1 低濃度不純物領域
EX2 高濃度不純物領域
G ゲート電極
GO ゲート絶縁膜
IL1 層間絶縁膜
IL2 層間絶縁膜
IL3 層間絶縁膜
Lo1、Lo2 ロードトランジスタ
M1 第1層配線
M2 第2層配線
M3 第3層配線
Nwell n型ウエル領域
OAb 開口部
OAw 開口部
P1、P1b、P1g、P1w 第1プラグ
P2 第2プラグ
P3 第3プラグ
Pwell p型ウエル領域
SP1 シェアードプラグ
STI 素子分離領域
SW サイドウォール
VSS 接地電位
Vdd 電源電位
WL ワード線
well ウエル領域
Claims (21)
- (a1)第1電位と第1ノードとの間に接続された第1トランジスタと、
(a2)前記第1ノードと前記第1電位より低い第2電位との間に接続された第2トランジスタと、
(a3)前記第1電位と第2ノードとの間に接続された第3トランジスタと、
(a4)前記第2ノードと前記第2電位との間に接続された第4トランジスタと、
を有する半導体装置であって、
(b1)素子分離領域により囲まれた第1活性領域であって、前記第1トランジスタが配置される第1活性領域と、
(b2)前記素子分離領域により囲まれた第2活性領域であって、前記第2トランジスタが配置される第2活性領域と、
(c)前記第1活性領域および前記第2活性領域の下部に配置された絶縁層と、
(d1)前記第1活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第1半導体領域と、
(d2)前記第2活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第2半導体領域と、
(e1)前記第1半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第3半導体領域と、
(e2)前記第2半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第4半導体領域と、を有し、
前記第1半導体領域は、前記第1トランジスタのゲート電極と接続され、
前記第2半導体領域は、前記第2トランジスタのゲート電極と接続され、
前記第3半導体領域は、前記第1半導体領域と逆導電型の領域であり、前記第1電位と接続され、
前記第4半導体領域は、前記第2半導体領域と逆導電型の領域であり、前記第2電位と接続されることを特徴とする半導体装置。 - (b3)素子分離領域により囲まれた第3活性領域であって、前記第3トランジスタが配置される第3活性領域と、
(b4)前記素子分離領域により囲まれた第4活性領域であって、前記第4トランジスタが配置される第4活性領域と、
(c2)前記第3活性領域および前記第4性領域の下部には、前記絶縁層が配置され、
(d3)前記第3活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第5半導体領域と、
(d4)前記第4活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第6半導体領域と、
(e3)前記第5半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第7半導体領域と、
(e4)前記第6半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第8半導体領域と、を有し、
前記第5半導体領域は、前記第3トランジスタのゲート電極と接続され、
前記第6半導体領域は、前記第4トランジスタのゲート電極と接続され、
前記第7半導体領域は、前記第5半導体領域と逆導電型の領域であり、前記第1電位と接続され、
前記第8半導体領域は、前記第6半導体領域と逆導電型の領域であり、前記第2電位と接続されることを特徴とする請求項1記載の半導体装置。 - 前記第1半導体領域は、p型の不純物を含む領域であり、
前記第2半導体領域は、n型の不純物を含む領域であり、
前記第3半導体領域は、n型の不純物を含む領域であり、
前記第4半導体領域は、p型の不純物を含む領域であることを特徴とする請求項1記載の半導体装置。 - 前記第1半導体領域および前記第5半導体領域は、p型の不純物を含む領域であり、
前記第2半導体領域および前記第6半導体領域は、n型の不純物を含む領域であり、
前記第3半導体領域および第7半導体領域は、n型の不純物を含む領域であり、
前記第4半導体領域および第4半導体領域は、p型の不純物を含む領域であることを特徴とする請求項2記載の半導体装置。 - 前記第1活性領域および前記第2活性領域は、p型またはn型の不純物を含有しないことを特徴とする請求項1記載の半導体装置。
- 前記第1活性領域、前記第2活性領域、前記第3活性領域、前記第4活性領域は、p型またはn型の不純物を含有しないことを特徴とする請求項2記載の半導体装置。
- (a5)前記第1ノードと第1ビット線との間に接続された第5トランジスタと、
(a6)前記第2ノードと第2ビット線との間に接続された第6トランジスタと、を有することを特徴とする請求項2記載の半導体装置。 - 第1活性領域に、前記第5トランジスタが配置され、
第3活性領域に、前記第6トランジスタが配置されることを特徴とする請求項7記載の半導体装置。 - 前記第5トランジスタおよび前記第6トランジスタの駆動電位は、前記第2トランジスタおよび前記第4トランジスタの駆動電位より高いことを特徴とする請求項8記載の半導体装置。
- 前記第1活性領域、前記第2活性領域、前記第3活性領域、および前記第4活性領域は、第1方向に、前記第2活性領域、前記第1活性領域、前記第3活性領域、および前記第4活性領域の順に配置されることを特徴とする請求項9記載の半導体装置。
- 前記第1活性領域は、前記第1方向と交差する第2方向に延在し、前記第2方向の一端の前記第1方向の幅が、前記第2方向の他端の前記第1方向の幅より大きくなるように前記第2方向の一端に幅広部を有することを特徴とする請求項10記載の半導体装置。
- 前記第3活性領域は、前記第1方向と交差する第2方向に延在し、前記第1活性領域の幅広部が形成される側とは逆側の端部に幅広部を有することを特徴とする請求項11記載の半導体装置。
- 前記第1活性領域の幅広部に、前記第1半導体領域まで到達する第1接続部を有し、
前記第3活性領域の幅広部に、前記第5半導体領域まで到達する第2接続部を有することを特徴とする請求項12記載の半導体装置。 - 前記第1半導体領域は、前記第1トランジスタのゲート電極と前記第1接続部を介して接続され、
前記第5半導体領域は、前記第3トランジスタのゲート電極と前記第2接続部を介して接続されることを特徴とする請求項13記載の半導体装置。 - 前記第2活性領域には、前記第2半導体領域まで到達する第3接続部を有し、
前記第4活性領域には、前記第6半導体領域まで到達する第4接続部を有することを特徴とする請求項13記載の半導体装置。 - 前記第2半導体領域は、前記第2トランジスタのゲート電極と前記第3接続部を介して接続され、
前記第6半導体領域は、前記第4トランジスタのゲート電極と前記第4接続部を介して接続されることを特徴とする請求項15記載の半導体装置。 - 前記第1乃至第6トランジスタを有するメモリセルを複数有するメモリセルアレイであって、
前記第1方向に延在するラインに対して線対称に前記メモリセルが繰り返し配置され、
前記第2方向に延在するラインに対して線対称に前記メモリセルが繰り返し配置されたメモリセルアレイを有することを特徴とする請求項2記載の半導体装置。 - 前記メモリセルアレイは、
前記第1方向にm個、前記第2方向にn個のメモリセルを有する第1アレイ領域と、
前記第1方向にm個、前記第2方向にn個のメモリセルを有する第2アレイ領域と、を有し、
前記第1アレイ領域と前記第2アレイ領域の間に前記第1方向に延在する給電領域を有し、
前記給電領域において、
前記第3半導体領域は、前記第1電位と接続され、
前記第4半導体領域は、前記第2電位と接続されることを特徴とする請求項1記載の半導体装置。 - (a1)第1電位と第1ノードとの間に接続された第1トランジスタと、
(a2)前記第1ノードと前記第1電位より低い第2電位との間に接続された第2トランジスタと、
(a3)前記第1電位と第2ノードとの間に接続された第3トランジスタと、
(a4)前記第2ノードと前記第2電位との間に接続された第4トランジスタと、
を有する半導体装置であって、
(b1)素子分離領域により囲まれた第1活性領域であって、前記第1トランジスタが配置される第1活性領域と、
(b2)前記素子分離領域により囲まれた第2活性領域であって、前記第2トランジスタが配置される第2活性領域と、
(c)前記第1活性領域および前記第2活性領域の下部に配置された絶縁層と、
(d1)前記第1活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第1半導体領域と、
(d2)前記第2活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第2半導体領域と、
(e1)前記第1半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第3半導体領域と、
(e2)前記第2半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第4半導体領域と、を有し、
前記第1半導体領域は、前記第1トランジスタのゲート電極と接続され、
前記第2半導体領域は、前記第2トランジスタのゲート電極と接続され、
前記第3半導体領域は、前記第1半導体領域と逆導電型の領域であり、前記第2電位と接続され、
前記第4半導体領域は、前記第2半導体領域と逆導電型の領域であり、前記第1電位と接続されることを特徴とする半導体装置。 - (a)素子分離領域により囲まれた活性領域に配置されたnチャネル型トランジスタと、
(b)前記活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第1半導体領域と、
(c)前記第1半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第2半導体領域と、を有し、
前記第1半導体領域は、前記nチャネル型トランジスタのゲート電極と接続され、
前記第2半導体領域は、前記第1半導体領域と逆導電型の領域であることを特徴とする半導体装置。 - (a)素子分離領域により囲まれた活性領域に配置されたpチャネル型トランジスタと、
(b)前記活性領域の下部において、前記絶縁層を介して配置され、前記素子分離領域により囲まれた第1半導体領域と、
(c)前記第1半導体領域の下部に配置され、少なくともその一部が、前記素子分離領域より深い位置に延在する第2半導体領域と、を有し、
前記第1半導体領域は、前記pチャネル型トランジスタのゲート電極と接続され、
前記第2半導体領域は、前記第1半導体領域と逆導電型の領域であることを特徴とする半導体装置。
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