JP2022022265A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の特性を向上しながら、半導体装置の低消費電力化を図る。【解決手段】一実施の形態における半導体装置では、アナログ回路を構成する電界効果トランジスタが形成されたＳＯＩ基板の半導体層の厚さを２ｎｍ以上、かつ、２４ｎｍ以下とする。【選択図】図７

Description

本発明は、半導体装置に関し、例えば、ＳＯＩ（Silicon On Insulator）基板上に形成された電界効果トランジスタを含む半導体装置に適用して有効な技術に関する。

特開２００９－１３５１４０号公報（特許文献１）には、ＳＯＩ基板に形成された第１電界効果トランジスタを含むロジック回路の高速動作と、ＳＯＩ基板に形成された第２電界効果トランジスタを含むメモリ回路の安定動作とを両立する技術が記載されている。

特開２０１３－８４７６６号公報（特許文献２）には、ＳＯＩ領域に形成された第１電界効果トランジスタと、バルク領域に形成された第２電界効果トランジスタとが混在する半導体装置に関する技術が記載されている。

特開２０１３－２１９１８１号公報（特許文献３）には、ＳＯＩ領域に形成された第１電界効果トランジスタと、バルク領域に形成された第２電界効果トランジスタとが混在する半導体装置に関する技術が記載されている。

特開２０１６－１８９３６号公報（特許文献４）には、ＳＯＩ基板に形成された電界効果トランジスタのゲート絶縁膜に高誘電率膜を使用する技術が記載されている。

特開２０１２－２９１５５号公報（特許文献５）には、ＳＯＩ基板上にアナログ回路とデジタル回路を形成する技術が記載されている。

特開２００９－１３５１４０号公報 特開２０１３－８４７６６号公報 特開２０１３－２１９１８１号公報 特開２０１６－１８９３６号公報 特開２０１２－２９１５５号公報

例えば、半導体装置の消費電力を低減するためには、半導体装置を構成する電界効果トランジスタの駆動電圧を低減することが有効である。ここで、電界効果トランジスタの駆動電圧を低減するためには、いわゆる「薄型ＢＯＸ－ＳＯＩ（ＳＯＴＢ：Silicon On Thin Buried oxide）技術」を使用することが有効であるとされている。一方、半導体装置には、デジタル回路やアナログ回路等が含まれている。そして、本発明者の検討の結果、特に、アナログ回路に「ＳＯＴＢ技術」を使用する場合、アナログ回路を構成する電界効果トランジスタの特性を改善するには、その構造や使い方等、様々な工夫が必要であることが明らかになった。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態における半導体装置では、アナログ回路を構成する電界効果トランジスタが形成されたＳＯＩ基板の半導体層の厚さを２ｎｍ以上、かつ、２４ｎｍ以下とする。

一実施の形態によれば、半導体装置の特性を向上しながら、半導体装置の低消費電力化を図ることができる。

電界効果トランジスタと定電流源とを使用したアナログ増幅回路の一例を示す図である。 図１に示すアナログ増幅回路のゲイン（増幅率）が電界効果トランジスタの飽和特性に依存していることについて説明する図である。 図１に示すアナログ増幅回路のゲイン（増幅率）が電界効果トランジスタの飽和特性に依存していることについて説明する図である。 埋め込み絶縁層上に形成された厚さの厚い半導体層上に、ゲート電極のゲート長が長い電界効果トランジスタを形成した場合において、電界効果トランジスタの飽和特性の劣化が生じにくくなるメカニズムを説明する図である。 埋め込み絶縁層上に形成された厚さの厚い半導体層上に、ゲート電極のゲート長が短い電界効果トランジスタを形成した場合における飽和特性の劣化が生じるメカニズムを説明する図である。 埋め込み絶縁層上に形成された厚さの薄い半導体層上に電界効果トランジスタを形成した場合における飽和特性の劣化が生じにくくなるメカニズムを説明する図である。 実施の形態１における半導体装置のデバイス構造を示す模式的な断面図である。 （ａ）は、ゲート電極のゲート長が６０ｎｍの電界効果トランジスタをバルク基板に形成した場合におけるドレイン電圧とドレイン電流との関係を示すグラフであり、（ｂ）は、半導体層の厚さが２４ｎｍのＳＯＩ基板に、ゲート電極のゲート長が６０ｎｍの電界効果トランジスタを形成した場合におけるドレイン電圧とドレイン電流との関係を示すグラフであり、（ｃ）は、半導体層の厚さが１２ｎｍのＳＯＩ基板に、ゲート電極のゲート長が６０ｎｍの電界効果トランジスタを形成した場合におけるドレイン電圧とドレイン電流との関係を示すグラフである。 （ａ）は、図１で説明したアナログ増幅回路を低電圧駆動させる場合において、アナログ増幅回路に印加する具体的な電圧を記入した回路図であり、（ｂ）は、電界効果トランジスタのゲート電極のゲート長と、図９（ａ）に示すアナログ増幅回路におけるゲインとの関係を示すグラフである。 （ａ）は、図１で説明したアナログ増幅回路を、図９（ａ）の動作条件よりも高電圧駆動させる場合において、アナログ増幅回路に印加する具体的な電圧を記入した回路図であり、（ｂ）は、電界効果トランジスタのゲート電極のゲート長と、図１０（ａ）に示すアナログ増幅回路におけるゲインとの関係を示すグラフである。 差動アンプの機能および回路構成を模式的に示す図である。 実施の形態２における複数の電界効果トランジスタのデバイス構造を示す断面図である。 逐次比較型Ａ／Ｄコンバータの回路構成を示す回路ブロック図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

（実施の形態１）
＜ＳＯＩ技術の有用性＞
半導体装置の製造コストを削減する観点から、一枚の半導体ウェハから取得される半導体チップの個数を多くすることが望まれており、一枚の半導体ウェハからの半導体チップの取得数を増加させるために、電界効果トランジスタの微細化が行なわれている。そして、電界効果トランジスタの微細化には、電界効果トランジスタの駆動電圧（ドレイン電圧とゲート電圧）の低減を実現できることが要求される。したがって、電界効果トランジスタの微細化は、電界効果トランジスタの駆動電圧の低減を通じて、半導体装置の低消費電力化を実現できることに繋がる。

この点に関し、例えば、支持基板と、支持基板上に形成された埋め込み絶縁層と、埋め込み絶縁層上に形成された半導体層とからなるＳＯＩ基板上に電界効果トランジスタを形成する場合、バルク基板（半導体基板）上に電界効果トランジスタを形成する場合に比べて、電界効果を高めることができる。なぜなら、ＳＯＩ基板上に形成された電界効果トランジスタでは、ドレインからの回り込み電界が埋め込み絶縁層によって遮断されるため、半導体層に形成されたチャネルがゲート電界のみによって制御されるからである。これにより、ドレイン電界によってオン／オフ比が著しく劣化する「短チャネル効果」を小さくできる。なお、ゲート電界によるチャネルの制御性が向上することは、ゲート電圧を小さくできることも意味する。すなわち、電界効果トランジスタを含む半導体装置の低消費電力化を実現できることを意味する。このように、ＳＯＩ技術は、半導体装置の低消費電力化を図る観点から有用な技術であることがわかる。つまり、ＳＯＩ技術は、電界効果トランジスタの駆動電圧の低減に適した技術であることから、ＳＯＩ技術を使用することによって、電界効果トランジスタの微細化を進めることができるのである。ここで、半導体装置には、デジタル回路やアナログ回路が含まれているが、本発明者の検討の結果、特に、アナログ回路にＳＯＩ技術を使用する場合、アナログ回路の特性を向上するためには、アナログ回路を構成する電界効果トランジスタの特性を改善するための工夫が必要であることが明らかになったので、以下に、この点について説明することにする。

＜アナログ増幅回路＞
図１は、電界効果トランジスタと定電流源とを使用したアナログ増幅回路の一例を示す図である。図１に示すように、アナログ増幅回路は、例えば、カレントミラー回路からなる定電流源ＣＳと、電界効果トランジスタＱとを備えている。具体的に、アナログ増幅回路においては、電源端子ＶＤＤとグランド端子ＶＳＳとの間に定電流源ＣＳと電界効果トランジスタＱとが直列接続されている。すなわち、電界効果トランジスタＱのドレインＤと定電流源ＣＳとが接続されている一方、電界効果トランジスタＱのソースＳは、グランド端子ＶＳＳと接続されている。このとき、電界効果トランジスタＱのゲート電極Ｇは、アナログ増幅回路の入力端子ＩＴとして機能し、電界効果トランジスタＱのドレインＤと定電流源ＣＳとの間の接続ノードがアナログ増幅回路の出力端子ＯＴとして機能することになる。このように構成されているアナログ増幅回路では、まず、図１に示すように、電界効果トランジスタＱのゲート電極Ｇにゲート電圧Ｖｇｓが印加され、かつ、電界効果トランジスタＱのドレインＤにドレイン電圧Ｖｄｓが印加される。この場合、電界効果トランジスタは、飽和領域で動作するように構成されている。そして、このようにオン動作している電界効果トランジスタＱのゲート電極Ｇに入力電圧ΔＶｇｓを加える。すると、電界効果トランジスタＱのドレイン電流は、変化することになるが、図１に示すアナログ増幅回路では、電界効果トランジスタＱと直列に定電流源ＣＳが接続されているため、電界効果トランジスタＱに入力電圧ΔＶｇｓを加えても、定電流源ＣＳによって、電界効果トランジスタＱのドレイン電流が一定となるように制御される。具体的には、電界効果トランジスタＱに入力電圧ΔＶｇｓを加えても、定電流源ＣＳによって、電界効果トランジスタＱのドレイン電流が一定となるように、電界効果トランジスタＱのドレイン電圧ＶｄｓがＶｄｓ＋ΔＶｄｓに変化する。この結果、アナログ増幅回路の出力端子ＯＴからは、ドレイン電圧（Ｖｄｓ＋ΔＶｄｓ）が出力される。以上のようにして、図１に示すアナログ増幅回路では、入力端子ＩＴに入力された入力電圧ΔＶｇｓに対応して、出力端子ＯＴから出力されるドレイン電圧（出力電圧）がΔＶｄｓだけ変化する。このとき、入力電圧ΔＶｇｓに対して、ドレイン電圧（出力電圧）の変化量であるΔＶｄｓが大きくなるほどアナログ増幅回路のゲインが向上することになる。

＜飽和特性の重要性＞
次に、図１に示すアナログ増幅回路では、アナログ増幅回路のゲイン（増幅率）が電界効果トランジスタＱの飽和特性に依存していることについて、図２と図３とを参照しながら説明する。図２において、まず、電界効果トランジスタＱが飽和領域の中の「Ａ」の状態にあるとする。そして、この「Ａ」の状態にある電界効果トランジスタＱのゲート電極に入力電圧ΔＶｇｓを加える。ここで、伝達コンダクタンスをｇｍとすると、電界効果トランジスタＱのドレイン電流は、ｇｍ×ΔＶｇｓだけ変化することになり、電界効果トランジスタＱは、「Ａ」の状態から「Ｂ」の状態に変化することになる。このとき、図１に示すアナログ増幅回路では、電界効果トランジスタＱと直列に定電流源ＣＳが接続されているため、定電流源ＣＳによって、電界効果トランジスタＱのドレイン電流が一定となるように制御される。この結果、図２において、電界効果トランジスタＱは、「Ｂ」の状態から「Ｃ」の状態に変化する。このように、図１に示すアナログ増幅回路では、電界効果トランジスタＱのゲート電極に入力電圧ΔＶｇｓを印加すると、電界効果トランジスタＱは、「Ａ」の状態から「Ｃ」の状態に変化する結果、電界効果トランジスタＱのドレイン電圧は、ΔＶｄｓだけ変化することになる。すなわち、図１に示すアナログ増幅回路では、入力端子ＩＴに入力電圧ΔＶｇｓを入力すると、入力電圧ΔＶｇｓに対応して、出力電圧がΔＶｄｓだけ変化することになる。このとき、図１に示すアナログ増幅回路のゲインは、ΔＶｄｓ／ΔＶｇｓで定義される。したがって、図１に示すアナログ増幅回路のゲインは、入力電圧ΔＶｇｓに対応する出力電圧の変化（ΔＶｄｓ）が大きくなるほど大きくなることになる。この点に関し、図３では、図２よりも、電界効果トランジスタＱの飽和領域において、ドレイン電圧Ｖｄｓの変化に対して、ドレイン電流Ｉｄｓの変化が少ない特性を示している。この場合、図２と図３とを比較するとわかるように、電界効果トランジスタＱに同じ入力電圧ΔＶｇｓを加えた場合、ドレイン電圧の変化（ΔＶｄｓ）が大きくなっていることがわかる。つまり、電界効果トランジスタＱの飽和領域において、ドレイン電圧Ｖｄｓの変化に対して、ドレイン電流Ｉｄｓの変化が少ない特性であるほど、図１に示すアナログ増幅回路のゲインが大きくなることになる。そして、電界効果トランジスタＱの飽和領域において、ドレイン電圧Ｖｄｓの変化に対して、ドレイン電流Ｉｄｓの変化が少ないということは、電界効果トランジスタＱの飽和特性が良好であることを意味している。したがって、図１に示すアナログ増幅回路のゲインは、電界効果トランジスタＱの飽和特性に依存しており、電界効果トランジスタＱの飽和特性が良好であるほど、図１に示すアナログ増幅回路のゲインが大きくなることがわかる。このことから、アナログ増幅回路に使用される電界効果トランジスタＱでは、電界効果トランジスタＱの飽和特性を向上することが重要であることがわかる。例えば、デジタル回路に使用される電界効果トランジスタでは、飽和領域でオン動作させる一方、サブスレッショルド領域でオフ動作させるように切り換え動作させればよいことから、デジタル回路の特性は、電界効果トランジスタの飽和特性の傾きにはあまり影響を受けない。これに対し、上述したアナログ増幅回路では、アナログ増幅回路のゲインが電界効果トランジスタＱの飽和特性の傾きに大きく依存していることから、電界効果トランジスタＱの飽和特性は、アナログ増幅回路の特性に大きな影響を与えるのである。したがって、アナログ増幅回路に使用される電界効果トランジスタＱでは、アナログ増幅回路のゲインに代表される特性を向上する観点から、電界効果トランジスタＱの飽和特性を良好にすることが重要なのである。

＜飽和特性の改善に対する工夫の必要性＞
上述したように、アナログ増幅回路のゲインに代表される特性を向上するために、電界効果トランジスタの飽和特性を良好にすることが重要である。そして、本発明者は、ＳＯＩ基板上に形成された電界効果トランジスタにおいて、アナログ増幅回路の特性向上に直結する電界効果トランジスタの飽和特性を改善するためには、特に、ＳＯＩ基板を構成する半導体層の厚さに対する工夫を施す必要があるという知見を新規に見出したので、以下に、この新規な知見について説明する。

まず、ＳＯＩ基板上に形成される電界効果トランジスタのゲート電極のゲート長が長い場合には、電界効果トランジスタの飽和特性を良好にするために、ＳＯＩ基板を構成する半導体層の厚さに対する工夫を施す必要性は低くなる。例えば、図４は、埋め込み絶縁層ＢＯＸ上に形成された厚さＴ１の厚い半導体層ＳＬ上に、ゲート電極ＧＥのゲート長Ｌ１が長い電界効果トランジスタを形成した場合において、電界効果トランジスタの飽和特性の劣化が生じにくくなるメカニズムを説明する図である。図４の左側において、ＳＯＩ基板は、支持基板ＳＵＢと、支持基板ＳＵＢ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成された半導体層（シリコン層、ＳＯＩ層）ＳＬから構成されている。そして、ＳＯＩ基板の半導体層ＳＬに、電界効果トランジスタのソース領域ＳＲと、電界効果トランジスタのドレイン領域ＤＲとが離間して形成されている。このとき、ソース領域ＳＲとドレイン領域ＤＲで挟まれた半導体領域がチャネル形成領域ＣＨとなり、このチャネル形成領域ＣＨ上に電界効果トランジスタのゲート絶縁膜ＧＯＸが形成されている。さらに、このゲート絶縁膜ＧＯＸ上には、電界効果トランジスタのゲート電極ＧＥが形成されている。

なお、ゲート長Ｌ１とは、図４に示すように、ソース領域ＳＲおよびドレイン領域ＤＲのうちの一方から他方に向かう方向に沿ったゲート電極ＧＥの長さである。

ここで、図４の右側には、ゲート絶縁膜ＧＯＸに接するチャネル形成領域ＣＨの表面近傍領域における電子のポテンシャルと、埋め込み絶縁層ＢＯＸに接するチャネル形成領域ＣＨの裏面近傍領域における電子のポテンシャルとが示されている。まず、ゲート絶縁膜ＧＯＸに接するチャネル形成領域ＣＨの表面近傍領域における電子のポテンシャルに着目すると、電界効果トランジスタのオフ動作時において、ソース領域ＳＲとチャネル形成領域ＣＨとの間にポテンシャル障壁Ｖ１が形成されている。同様に、埋め込み絶縁層ＢＯＸに接するチャネル形成領域ＣＨの裏面近傍領域における電子のポテンシャルに着目すると、電界効果トランジスタのオフ動作時において、ソース領域ＳＲとチャネル形成領域ＣＨとの間にもポテンシャル障壁Ｖ１が形成されている。

次に、電界効果トランジスタのオン動作時において、ゲート絶縁膜ＧＯＸに接するチャネル形成領域ＣＨの表面近傍には、反転層が形成されるため、ゲート絶縁膜ＧＯＸに接するチャネル形成領域ＣＨの表面近傍領域においては、ソース領域ＳＲとチャネル形成領域ＣＨとの間に形成されたポテンシャル障壁Ｖ１が消失して、チャネル形成領域ＣＨを介して、電子がソース領域ＳＲからドレイン領域ＤＲに向って流れる。一方、埋め込み絶縁層ＢＯＸに接するチャネル形成領域ＣＨの裏面近傍領域には、反転層が形成されないため、埋め込み絶縁層ＢＯＸに接するチャネル形成領域ＣＨの裏面近傍領域においては、ソース領域ＳＲとチャネル形成領域ＣＨとの間に形成されたポテンシャル障壁Ｖ１がほぼ維持される結果、チャネル形成領域ＣＨを介して、電子がソース領域ＳＲからドレイン領域ＤＲに向って流れない。このとき、ゲート電極ＧＥのゲート長Ｌ１が長い電界効果トランジスタにおいては、ゲート長Ｌ１が長いため、ソース領域ＳＲとチャネル形成領域ＣＨとの間に形成されたポテンシャル障壁Ｖ１が、ドレイン領域ＤＲに印加されているドレイン電圧（Ｖｄｓ）の影響を受けにくい。この結果、ゲート電極ＧＥのゲート長Ｌ１の長い電界効果トランジスタの飽和領域においては、ゲート電極ＧＥから離れた位置におけるドレイン電流の増加が抑制されることから、電界効果トランジスタの飽和特性が良好となる。つまり、ゲート電極ＧＥのゲート長が長い電界効果トランジスタでは、電界効果トランジスタの飽和特性を良好にするために、ＳＯＩ基板を構成する半導体層の厚さに対する工夫を施す必要性は低くなる。

これに対し、電界効果トランジスタの微細化によって、電界効果トランジスタのゲート電極ＧＥのゲート長が短くなると、短チャネル効果が顕在化する。すなわち、電界効果トランジスタの微細化を図ることは、スケーリング則によって、電界効果トランジスタの駆動電圧（ドレイン電圧とゲート電圧）の低電圧化を図ることを意味する。ところが、ゲート電極ＧＥのゲート長を短くすると、短チャネル効果が顕在化することから、単に、スケーリング則に基づいて、駆動電圧（ドレイン電圧やゲート電圧）の低電圧化を図っても、微細化された電界効果トランジスタの飽和特性を良好にすることが困難になるのである。すなわち、微細化されたゲート長の短い電界効果トランジスタでは、電界効果トランジスタの飽和特性を良好にするために、ＳＯＩ基板を構成する半導体層の厚さに対する工夫を施す必要性が生じることになる。以下に、この点について説明する。

図５は、埋め込み絶縁層ＢＯＸ上に形成された厚さＴ２の厚い（例えば、２５ｎｍよりも大きい）半導体層ＳＬ上に、ゲート電極ＧＥのゲート長Ｌ２が短い電界効果トランジスタを形成した場合における飽和特性の劣化が生じるメカニズムを説明する図である。図５の左側には、電界効果トランジスタの模式的な断面構造が示されている。図５の左側において、ＳＯＩ基板は、支持基板ＳＵＢと、支持基板ＳＵＢ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成された半導体層（シリコン層、ＳＯＩ層）ＳＬから構成されている。そして、ＳＯＩ基板の半導体層ＳＬに、電界効果トランジスタのソース領域ＳＲと、電界効果トランジスタのドレイン領域ＤＲとが離間して形成されている。このとき、ソース領域ＳＲとドレイン領域ＤＲで挟まれた半導体領域がチャネル形成領域ＣＨとなり、このチャネル形成領域ＣＨ上に電界効果トランジスタのゲート絶縁膜ＧＯＸが形成されている。さらに、このゲート絶縁膜ＧＯＸ上には、電界効果トランジスタのゲート電極ＧＥが形成されている。

なお、ゲート長Ｌ２とは、上記したように、ソース領域ＳＲおよびドレイン領域ＤＲのうちの一方から他方に向かう方向に沿ったゲート電極ＧＥの長さである。

ここで、図５の右側には、ゲート絶縁膜ＧＯＸに接するチャネル形成領域ＣＨの表面近傍領域における電子のポテンシャルと、埋め込み絶縁層ＢＯＸに接するチャネル形成領域ＣＨの裏面近傍領域における電子のポテンシャルとが示されている。まず、ゲート絶縁膜ＧＯＸに接するチャネル形成領域ＣＨの表面近傍領域における電子のポテンシャルに着目すると、電界効果トランジスタのオフ動作時において、ソース領域ＳＲとチャネル形成領域ＣＨとの間にポテンシャル障壁Ｖ１が形成されている。同様に、埋め込み絶縁層ＢＯＸに接するチャネル形成領域ＣＨの裏面近傍領域における電子のポテンシャルに着目すると、電界効果トランジスタのオフ動作時において、ソース領域ＳＲとチャネル形成領域ＣＨとの間にもポテンシャル障壁Ｖ１形成されている。

次に、電界効果トランジスタのオン動作時において、ゲート絶縁膜ＧＯＸに接するチャネル形成領域ＣＨの表面近傍には、反転層が形成されるため、ゲート絶縁膜ＧＯＸに接するチャネル形成領域ＣＨの表面近傍領域においては、ソース領域ＳＲとチャネル形成領域ＣＨとの間に形成されたポテンシャル障壁Ｖ１が消失して、チャネル形成領域ＣＨを介して、電子がソース領域ＳＲからドレイン領域ＤＲに向って流れる。一方、埋め込み絶縁層ＢＯＸに接するチャネル形成領域ＣＨの裏面近傍領域には、反転層が形成されないため、埋め込み絶縁層ＢＯＸに接するチャネル形成領域ＣＨの裏面近傍領域においては、ソース領域ＳＲとチャネル形成領域ＣＨとの間に形成されたポテンシャル障壁Ｖ１がほぼ維持されると考えられ、チャネル形成領域ＣＨを介して、電子がソース領域ＳＲからドレイン領域ＤＲに向って流れないと考えられる。ところが、微細化された電界効果トランジスタにおいて、単に、スケーリング則に基づいて駆動電圧（ドレイン電圧とゲート電圧）を低電圧化しても、ゲート電極ＧＥのゲート長Ｌ２が短いことに起因して、ソース領域ＳＲとチャネル形成領域ＣＨとの間に形成されるポテンシャル障壁が、ドレイン領域ＤＲに印加したドレイン電圧の影響を受けやすくなる。このように、埋め込み絶縁層ＢＯＸ上に形成された厚さＴ２の厚い半導体層ＳＬ上に、ゲート電極ＧＥのゲート長Ｌ２が短い電界効果トランジスタを形成した場合、ゲート電極ＧＥから離れた位置において、ソース領域ＳＲとチャネル形成領域ＣＨとの間に形成されるポテンシャル障壁は、ドレイン電圧の影響を大きく受ける結果、小さくなるのである（短チャネル効果）。これにより、電界効果トランジスタのオン動作時において、ゲート絶縁膜ＧＯＸに接するチャネル形成領域ＣＨの表面近傍領域における電子のポテンシャルよりも、埋め込み絶縁層ＢＯＸに接するチャネル形成領域ＣＨの裏面近傍領域における電子のポテンシャルが低くなる。この結果、ゲート電極ＧＥのゲート長Ｌ２の短い電界効果トランジスタの飽和領域においては、ゲート電極ＧＥから離れた位置におけるドレイン電流の増加が生じることから、電界効果トランジスタの飽和特性が劣化することになる。つまり、ゲート電極ＧＥのゲート長Ｌ２が短い電界効果トランジスタでは、単に、スケーリング則に基づく駆動電圧（ドレイン電圧とゲート電圧）の低電圧化を図っても、短チャネル効果の顕在化によって、電界効果トランジスタの飽和特性の劣化が生じてしまうのである。つまり、電界効果トランジスタの飽和特性を良好にするために、ＳＯＩ基板を構成する半導体層ＳＬの厚さに対する工夫を施す必要性が高くなるのである。

図６は、埋め込み絶縁層ＢＯＸ上に形成された厚さＴ３（＜Ｔ２）の薄い半導体層ＳＬ上に電界効果トランジスタを形成した場合における飽和特性の劣化が生じにくくなるメカニズムを説明する図である。図６の左側には、電界効果トランジスタの模式的な断面構造が示されている。図６の左側において、ＳＯＩ基板は、支持基板ＳＵＢと、支持基板ＳＵＢ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成された半導体層（シリコン層、ＳＯＩ層）ＳＬから構成されている。そして、ＳＯＩ基板の半導体層ＳＬに、電界効果トランジスタのソース領域ＳＲと、電界効果トランジスタのドレイン領域ＤＲとが離間して形成されている。このとき、ソース領域ＳＲとドレイン領域ＤＲで挟まれた半導体領域がチャネル形成領域ＣＨとなり、このチャネル形成領域ＣＨ上に電界効果トランジスタのゲート絶縁膜ＧＯＸが形成されている。さらに、このゲート絶縁膜ＧＯＸ上には、電界効果トランジスタのゲート電極ＧＥが形成されている。

ここで、図６の右側には、ゲート絶縁膜ＧＯＸに接するチャネル形成領域ＣＨの表面近傍領域における電子のポテンシャルと、埋め込み絶縁層ＢＯＸに接するチャネル形成領域ＣＨの裏面近傍領域における電子のポテンシャルとが示されている。まず、ゲート絶縁膜ＧＯＸに接するチャネル形成領域ＣＨの表面近傍領域における電子のポテンシャルに着目すると、電界効果トランジスタのオフ動作時において、ソース領域ＳＲとチャネル形成領域ＣＨとの間にポテンシャル障壁Ｖ１が形成されている。同様に、埋め込み絶縁層ＢＯＸに接するチャネル形成領域ＣＨの裏面近傍領域における電子のポテンシャルに着目すると、電界効果トランジスタのオフ動作時において、ソース領域ＳＲとチャネル形成領域ＣＨとの間にポテンシャル障壁Ｖ１が形成されている。

次に、電界効果トランジスタのオン動作時において、ゲート絶縁膜ＧＯＸに接するチャネル形成領域ＣＨの表面近傍には、反転層が形成されるため、ゲート絶縁膜ＧＯＸに接するチャネル形成領域ＣＨの表面近傍領域においては、ソース領域ＳＲとチャネル形成領域ＣＨとの間に形成されたポテンシャル障壁Ｖ１が消失して、チャネル形成領域ＣＨを介して、電子がソース領域ＳＲからドレイン領域ＤＲに向って流れる。一方、埋め込み絶縁層ＢＯＸに接するチャネル形成領域ＣＨの裏面近傍領域には、反転層が形成されないため、埋め込み絶縁層ＢＯＸに接するチャネル形成領域ＣＨの裏面近傍領域においては、ソース領域ＳＲとチャネル形成領域ＣＨとの間に形成されたポテンシャル障壁Ｖ１がほぼ維持される結果、チャネル形成領域ＣＨを介して、電子がソース領域ＳＲからドレイン領域ＤＲに向って流れない。

ここで、埋め込み絶縁層ＢＯＸ上に形成された厚さＴ３の薄い半導体層ＳＬ上に電界効果トランジスタを形成した場合では、ＳＯＩ基板の半導体層ＳＬが薄い結果、ドレイン領域ＤＲの接合深さが浅くなる。このことは、ゲート電極ＧＥで制御されるチャネル形成領域ＣＨの電荷量が大きくなることを意味する（チャージシェアリングモデル）。言い換えれば、埋め込み絶縁層ＢＯＸ上に形成された厚さＴ３の薄い半導体層ＳＬ上に形成された電界効果トランジスタでは、ゲート電極ＧＥによる制御性が向上するのである。したがって、厚さＴ３の薄い半導体層ＳＬ上に形成された電界効果トランジスタでは、ゲート電極ＧＥから離れた位置においても、ゲート電極ＧＥによる制御性が向上する結果、ドレイン領域ＤＲに印加されたドレイン電圧（Ｖｄｓ）の影響が小さくなるのである。したがって、埋め込み絶縁層ＢＯＸ上に形成された厚さの薄い半導体層上に電界効果トランジスタを形成した場合、ゲート電極ＧＥから離れた位置において、ソース領域ＳＲとチャネル形成領域ＣＨとの間に形成されるポテンシャル障壁は維持される。この結果、埋め込み絶縁層ＢＯＸ上に形成された厚さの薄い半導体層ＳＬ上に、ゲート電極ＧＥのゲート長Ｌ２が短い電界効果トランジスタを形成すると、電界効果トランジスタの飽和領域においては、ゲート電極ＧＥから離れた位置におけるドレイン電流の増加が抑制されることから、電界効果トランジスタの飽和特性が良好となる。

以上のことから、本発明者が新規に見出した知見である定性的なメカニズムの説明に基づくと、スケーリング則に基づく駆動電圧（ドレイン電圧とゲート電圧）の低電圧化を図っても、短チャネル効果の顕在化に起因する電界効果トランジスタの飽和特性の劣化が生じてしまうことを抑制できるのである。すなわち、ＳＯＩ基板を構成する半導体層の厚さに対する工夫を施すことによって、電界効果トランジスタの微細化（駆動電圧の低電圧化）を図りながら、短チャネル効果の顕在化も抑制できる。つまり、本発明者が新規に見出した知見である定性的なメカニズムの説明に基づくと、ＳＯＩ基板上に形成され、かつ、ゲート電極のゲート長の短い電界効果トランジスタにおいて、アナログ増幅回路の特性向上に直結する電界効果トランジスタの飽和特性を改善することができることがわかる。そこで、以下では、ＳＯＩ基板を構成する半導体層の厚さに対する工夫を施した本実施の形態１における技術的思想について説明することにする。

＜デバイス構造＞
図７は、本実施の形態１における半導体装置のデバイス構造を示す模式的な断面図である。図７では、ｎチャネル型電界効果トランジスタ形成領域Ｒ１と、ｐチャネル型電界効果トランジスタ形成領域Ｒ２とが図示されており、ｎチャネル型電界効果トランジスタ形成領域Ｒ１にｎチャネル型電界効果トランジスタＱｎが形成されている一方、ｐチャネル型電界効果トランジスタ形成領域Ｒ２にｐチャネル型電界効果トランジスタＱｐが形成されている。

まず、ｎチャネル型電界効果トランジスタＱｎのデバイス構造について説明する。図７において、支持基板ＳＵＢと埋め込み絶縁層ＢＯＸと半導体層ＳＬとからなるＳＯＩ基板には、素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画されたｎチャネル型電界効果トランジスタ形成領域Ｒ１にｎチャネル型電界効果トランジスタＱｎが形成されている。このｎチャネル型電界効果トランジスタＱｎは、ＳＯＩ基板の半導体層ＳＬに形成されたソース領域ＳＲ１と、ＳＯＩ基板の半導体層ＳＬ内に形成され、かつ、ソース領域ＳＲ１とは離間して形成されたドレイン領域ＤＲ１とを有する。このとき、図７に示すように、ソース領域ＳＲ１は、ｎ型半導体領域ＮＲと、ｎ型半導体領域ＮＲよりも不純物濃度の小さいｎ型半導体領域であるエクステンション領域ＥＸ１から構成されている。同様に、ドレイン領域ＤＲ１は、ｎ型半導体領域ＮＲと、ｎ型半導体領域ＮＲよりも不純物濃度の小さいｎ型半導体領域であるエクステンション領域ＥＸ１から構成されている。そして、ｎチャネル型電界効果トランジスタＱｎは、ソース領域ＳＲ１とドレイン領域ＤＲ１とに挟まれたチャネル形成領域ＣＨ１と、チャネル形成領域ＣＨ１上に形成されたゲート絶縁膜ＧＯＸ１と、ゲート絶縁膜ＧＯＸ１上に形成されたゲート電極ＧＥ１とを有する。さらに、ゲート電極ＧＥ１の両側の側壁には、サイドウォールスペーサＳＷが形成されている。また、ゲート電極ＧＥ１の表面と、ソース領域ＳＲ１の表面と、ドレイン領域ＤＲ１の表面とには、シリサイド膜が形成されている。このように構成されているｎチャネル型電界効果トランジスタＱｎを覆うように、層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬを貫通する複数のプラグＰＬＧが形成されている。複数のプラグＰＬＧのうちの１つは、ソース領域ＳＲと電気的に接続されているとともに、複数のプラグＰＬＧのうちの他の１つは、ドレイン領域ＤＲと電気的に接続されている。さらに、ｎチャネル型電界効果トランジスタＱｎを形成したＳＯＩ基板の半導体層ＳＬの下層に位置する支持基板ＳＵＢ内には、ｐ型半導体領域からなるｐ型ウェルＰＷＬが形成されており、このｐ型ウェルＰＷＬを内包するように、ＳＯＩ基板の支持基板ＳＵＢには、ｎ型半導体領域からなるｎ型ウェルＮＷＬが形成されている。ｐ型ウェルＰＷＬの一部分上に形成されている埋め込み絶縁層ＢＯＸと半導体層ＳＬとが除去されている。このとき、ｐ型ウェルＰＷＬの一部分は、支持基板ＳＵＢ上に形成された層間絶縁膜ＩＬを貫通するプラグＰＬＧと電気的に接続されており、ｐ型ウェルＰＷＬの一部分の表面には、シリサイド膜が形成されている。

次に、ｐチャネル型電界効果トランジスタＱｐのデバイス構造について説明する。図７において、支持基板ＳＵＢと埋め込み絶縁層ＢＯＸと半導体層ＳＬとからなるＳＯＩ基板には、素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画されたｐチャネル型電界効果トランジスタ形成領域Ｒ２にｐチャネル型電界効果トランジスタＱｐが形成されている。このｐチャネル型電界効果トランジスタＱｐは、ＳＯＩ基板の半導体層ＳＬに形成されたソース領域ＳＲ２と、ＳＯＩ基板の半導体層ＳＬ内に形成され、かつ、ソース領域ＳＲ２とは離間して形成されたドレイン領域ＤＲ２とを有する。このとき、図７に示すように、ソース領域ＳＲ２は、ｐ型半導体領域ＰＲと、ｐ型半導体領域ＰＲよりも不純物濃度の小さいｐ型半導体領域であるエクステンション領域ＥＸ２から構成されている。同様に、ドレイン領域ＤＲ２は、ｐ型半導体領域ＰＲと、ｐ型半導体領域ＰＲよりも不純物濃度の小さいｐ型半導体領域であるエクステンション領域ＥＸ２から構成されている。そして、ｐチャネル型電界効果トランジスタＱｐは、ソース領域ＳＲ２とドレイン領域ＤＲ２とに挟まれたチャネル形成領域ＣＨ２と、チャネル形成領域ＣＨ２上に形成されたゲート絶縁膜ＧＯＸ２と、ゲート絶縁膜ＧＯＸ２上に形成されたゲート電極ＧＥ２とを有する。さらに、ゲート電極ＧＥ２の両側の側壁には、サイドウォールスペーサＳＷが形成されている。また、ゲート電極ＧＥ２の表面と、ソース領域ＳＲ２の表面と、ドレイン領域ＤＲ２の表面とには、シリサイド膜が形成されている。このように構成されているｐチャネル型電界効果トランジスタＱｐを覆うように、層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬを貫通する複数のプラグＰＬＧが形成されている。複数のプラグＰＬＧのうちの１つは、ソース領域ＳＲ２と電気的に接続されているとともに、複数のプラグＰＬＧのうちの他の１つは、ドレイン領域ＤＲ２と電気的に接続されている。さらに、ｐチャネル型電界効果トランジスタＱｐを形成したＳＯＩ基板の半導体層ＳＬの下層に位置する支持基板ＳＵＢ内には、ｎ型半導体領域からなるｎ型ウェルＮＷＬが形成されている。ｎ型ウェルＮＷＬの一部分上に形成されている埋め込み絶縁層ＢＯＸと半導体層ＳＬとが除去されている。このとき、ｎ型ウェルＮＷＬの一部分は、支持基板ＳＵＢ上に形成された層間絶縁膜ＩＬを貫通するプラグＰＬＧと電気的に接続されており、ｎ型ウェルＮＷＬの一部分の表面には、シリサイド膜が形成されている。

以上のようにして、ＳＯＩ基板のｎチャネル型電界効果トランジスタ形成領域Ｒ１に、本実施の形態１におけるｎチャネル型電界効果トランジスタＱｎが形成され、かつ、ＳＯＩ基板のｐチャネル型電界効果トランジスタ形成領域Ｒ２に、本実施の形態１におけるｐチャネル型電界効果トランジスタＱｐが形成されている。

ここで、ゲート絶縁膜ＧＯＸ１と、ゲート電極ＧＥ１と、チャネル形成領域ＣＨ１と、ソース領域ＳＲ１と、ドレイン領域ＤＲ１とを含むｎチャネル型電界効果トランジスタＱｎは、アナログ回路の構成要素である。このアナログ回路は、少なくとも１つ以上のｎチャネル型電界効果トランジスタＱｎを含み、ＳＯＩ基板の半導体層ＳＬの厚さは、２ｎｍ以上、かつ、２４ｎｍ以下である。このとき、例えば、ゲート電極ＧＥ１のゲート長は、１００ｎｍ以下である。この場合、ｎチャネル型電界効果トランジスタＱｎのソース領域ＳＲ１に印加される電位とドレイン領域ＤＲ１に印加される電位との差の絶対値は、０．４Ｖ以上、かつ、１．２Ｖ以下である。このとき、０．４Ｖ以上である下限値の条件は、電界効果トランジスタを飽和領域で使用する条件から決定されている一方、１．２Ｖ以下である上限値の条件は、電界効果トランジスタがパンチスルーを引き起こさない条件から決定されている。また、ｎチャネル型電界効果トランジスタＱｎのチャネル形成領域ＣＨ１内における導電型不純物の不純物濃度は、１×１０^１７／ｃｍ^３よりも大きく、かつ、１×１０^１８／ｃｍ^３以下である。

飽和特性を良好にする観点から、さらに望ましくは、ＳＯＩ基板の半導体層ＳＬの厚さは、例えば、８ｎｍ以上、かつ、１２ｎｍ以下である。例えば、ゲート電極ＧＥ１のゲート長は、１５０ｎｍ以下である。この場合、ｎチャネル型電界効果トランジスタＱｎのソース領域ＳＲ１に印加される電位とドレイン領域ＤＲ１に印加される電位との差の絶対値は、０．４Ｖ以上、かつ、１．６Ｖ以下である。このとき、０．４Ｖ以上である下限値の条件は、電界効果トランジスタを飽和領域で使用する条件から決定されている一方、１．６Ｖ以下である上限値の条件は、電界効果トランジスタがパンチスルーを引き起こさない条件から決定されている。また、ｎチャネル型電界効果トランジスタＱｎのチャネル形成領域ＣＨ１内における導電型不純物の不純物濃度は、１×１０^１７／ｃｍ^３以下である。

同様に、ゲート絶縁膜ＧＯＸ２と、ゲート電極ＧＥ２と、チャネル形成領域ＣＨ２と、ソース領域ＳＲ２と、ドレイン領域ＤＲ２とを含むｐチャネル型電界効果トランジスタＱｐも、アナログ回路の構成要素である。このアナログ回路は、少なくとも１つ以上のｐチャネル型電界効果トランジスタＱｐを含み、ＳＯＩ基板の半導体層ＳＬの厚さは、２ｎｍ以上、かつ、２４ｎｍ以下である。このとき、例えば、ゲート電極ＧＥ２のゲート長は、１００ｎｍ以下である。この場合、ｐチャネル型電界効果トランジスタＱｐのソース領域ＳＲ２に印加される電位とドレイン領域ＤＲ２に印加される電位との差の絶対値は、０．４Ｖ以上、かつ、１．２Ｖ以下である。このとき、０．４Ｖ以上である下限値の条件は、電界効果トランジスタを飽和領域で使用する条件から決定されている一方、１．２Ｖ以下である上限値の条件は、電界効果トランジスタがパンチスルーを引き起こさない条件から決定されている。また、ｐチャネル型電界効果トランジスタＱｐのチャネル形成領域ＣＨ２内における導電型不純物の不純物濃度は、１×１０^１７／ｃｍ^３よりも大きく、かつ、１×１０^１８／ｃｍ^３以下である。

飽和特性を良好にする観点から、さらに望ましくは、ＳＯＩ基板の半導体層ＳＬの厚さは、例えば、８ｎｍ以上、かつ、１２ｎｍ以下である。例えば、ゲート電極ＧＥ２のゲート長は、１５０ｎｍ以下である。この場合、ｐチャネル型電界効果トランジスタＱｐのソース領域ＳＲ２に印加される電位とドレイン領域ＤＲ２に印加される電位との差の絶対値は、０．４Ｖ以上、かつ、１．６Ｖ以下である。このとき、０．４Ｖ以上である下限値の条件は、電界効果トランジスタを飽和領域で使用する条件から決定されている一方、１．６Ｖ以下である上限値の条件は、電界効果トランジスタがパンチスルーを引き起こさない条件から決定されている。また、ｐチャネル型電界効果トランジスタＱｐのチャネル形成領域ＣＨ２内における導電型不純物の不純物濃度は、１×１０^１７／ｃｍ^３以下である。

また、ＳＯＩ基板の埋め込み絶縁層ＢＯＸの厚さは、１０ｎｍ以上、かつ、２０ｎｍ以下であり、ＳＯＩ基板の支持基板ＳＵＢには、ｎチャネル型電界効果トランジスタＱｎのチャネル形成領域ＣＨ１の下方に位置し、かつ、埋め込み絶縁層ＢＯＸと接するｐ型ウェルＰＷＬが形成されている。一方、ＳＯＩ基板の支持基板ＳＵＢには、ｐチャネル型電界効果トランジスタＱｐのチャネル形成領域ＣＨ２の下方に位置し、かつ、埋め込み絶縁層ＢＯＸと接するｎ型ウェルＮＷＬも形成されている。

＜実施の形態１における特徴＞
＜＜第１特徴点＞＞
続いて、本実施の形態１における特徴点について説明する。本実施の形態１における第１特徴点は、アナログ回路を構成する電界効果トランジスタが形成されたＳＯＩ基板の半導体層の厚さが２ｎｍ以上、かつ、２４ｎｍ以下である点にある。これにより、アナログ回路を構成する電界効果トランジスタの飽和特性を向上することができる。この結果、アナログ回路のゲインに代表される回路特性を向上することができる。

例えば、図８（ａ）は、ゲート電極のゲート長が６０ｎｍの電界効果トランジスタをバルク基板に形成した場合において、ゲート電極に０．５Ｖ～１．２Ｖの範囲のゲート電圧を印加した際のドレイン電圧（Ｖｄｓ）とドレイン電流（Ｉｄｓ）との関係を示すグラフである。また、図８（ｂ）は、半導体層（シリコン層）の厚さが２４ｎｍのＳＯＩ基板に、ゲート電極のゲート長が６０ｎｍの電界効果トランジスタを形成した場合において、ゲート電極に０．５Ｖ～１．２Ｖの範囲のゲート電圧を印加した際のドレイン電圧（Ｖｄｓ）とドレイン電流（Ｉｄｓ）との関係を示すグラフである。さらに、図８（ｃ）は、半導体層（シリコン層）の厚さが１２ｎｍのＳＯＩ基板に、ゲート電極のゲート長が６０ｎｍの電界効果トランジスタを形成した場合において、ゲート電極に０．５Ｖ～１．２Ｖの範囲のゲート電圧を印加した際のドレイン電圧（Ｖｄｓ）とドレイン電流（Ｉｄｓ）との関係を示すグラフである。

まず、図８（ａ）～図８（ｃ）を見ると、図８（ｃ）に示すドレイン電圧とドレイン電流との関係を示すグラフにおける電界効果トランジスタの飽和特性が最も優れていることがわかる。また、図８（ｂ）に示すドレイン電圧とドレイン電流との関係を示すグラフにおける電界効果トランジスタの飽和特性は、図８（ｃ）に示すドレイン電圧とドレイン電流との関係を示すグラフにおける電界効果トランジスタの飽和特性よりも劣っている。一方、ドレイン電圧が１．２Ｖ以下の領域では、図８（ｂ）に示すドレイン電圧とドレイン電流との関係を示すグラフにおける電界効果トランジスタの飽和特性は、図８（ａ）に示すドレイン電圧とドレイン電流との関係を示すグラフにおける電界効果トランジスタの飽和特性よりも優れている。このことから、半導体層の厚さが１２ｎｍのＳＯＩ基板に電界効果トランジスタを形成した場合、半導体層の厚さが２４ｎｍのＳＯＩ基板に電界効果トランジスタを形成した場合や、バルク基板に電界効果トランジスタを形成した場合よりも、電界効果トランジスタの飽和特性が優れているということができる。つまり、ゲート電極のゲート長が６０ｎｍ程度に微細化された電界効果トランジスタの飽和特性を向上するためには、半導体層の厚さが１２ｎｍのＳＯＩ基板に電界効果トランジスタを形成することが望ましいことがわかる。

以上の結果から把握される基本思想は、短チャネル効果が顕在化する微細化された電界効果トランジスタを、バルク基板上に形成するよりもＳＯＩ基板上に形成する方が電界効果トランジスタの飽和特性を向上しやすく、かつ、ＳＯＩ基板の半導体層（シリコン層）の厚さが薄いＳＯＩ基板に形成するほど電界効果トランジスタの飽和特性を向上しやすくなるという思想である。特に、回路特性を向上する観点から電界効果トランジスタの飽和特性が重要となるアナログ回路では、半導体層（シリコン層）の厚さの薄いＳＯＩ基板に、アナログ回路を構成する電界効果トランジスタを形成することが有用である。

このような本実施の形態１における基本思想は、例えば、アナログ回路を構成する電界効果トランジスタが形成されたＳＯＩ基板の半導体層の厚さを２ｎｍ以上、かつ、２４ｎｍ以下にするという本実施の形態１における第１特徴点を採用することによって具現化することができる。特に、本実施の形態１における第１特徴点は、ゲート電極のゲート長が１５０ｎｍ以下に微細化されて、短チャネル効果が顕在化しやすい電界効果トランジスタに適用することによって、電界効果トランジスタの飽和特性の劣化を効果的に抑制することができる。これにより、本実施の形態１における第１特徴点によれば、アナログ回路を構成する電界効果トランジスタの微細化を図りながらも、アナログ回路の回路特性に大きな影響を及ぼす飽和特性を向上できる。

特に、ＳＯＩ基板は、バルク基板に比べて、電界効果トランジスタの低電圧駆動（ドレイン電圧とゲート電圧）を実現するために適した基板構造であることから、ＳＯＩ基板に電界効果トランジスタを形成する場合、電界効果トランジスタを微細化することができる。つまり、アナログ回路を構成する電界効果トランジスタをＳＯＩ基板に形成すると、電界効果トランジスタの低電圧駆動を実現できることから、電界効果トランジスタの微細化を図ることができる。このとき、電界効果トランジスタを微細化すると、短チャネル効果が顕在化しやすくなって、アナログ回路の回路特性に大きな影響を及ぼす飽和特性が劣化しやすくなると考えられる。この点に関しては、本実施の形態１における第１特徴点を採用することにより、短チャネル効果が顕在化しやすい微細化された電界効果トランジスタであっても、電界効果トランジスタの飽和特性を向上することができる。このように、本実施の形態１における第１特徴点によれば、アナログ回路を構成する電界効果トランジスタの微細化を図りながらも、アナログ回路の回路特性に大きな影響を及ぼす飽和特性を向上することができる。

図９（ａ）は、図１で説明したアナログ増幅回路を低電圧駆動させる場合において、アナログ増幅回路に印加する具体的な電圧を記入した回路図である。図９（ａ）において、電源端子ＶＤＤには、１．６Ｖが印加され、かつ、グランド端子ＶＳＳには、０Ｖが印加される。また、図９（ａ）において、電界効果トランジスタＱのゲート電極Ｇ（入力端子ＩＴ）には、０．６Ｖが印加され、かつ、電界効果トランジスタＱのドレインＤ（出力端子ＯＴ）には、０．８Ｖが印加される。特に、本実施の形態１では、ＳＯＩ基板上に電界効果トランジスタを形成しており、電界効果トランジスタの低電圧駆動が可能となることから、図９（ａ）に示すような低電圧でも、アナログ増幅回路を動作させることができる。

ここで、図９（ａ）において、電界効果トランジスタＱのゲート電極に０．６Ｖ（バイアス基準点）を印加した状態で、かつ、入力電圧（入力信号電圧）を印加すると、電界効果トランジスタＱのドレインＤに接続されている出力端子ＯＴからは、０．８Ｖをバイアス基準点として、例えば、０．８Ｖ±０．５Ｖの出力電圧（出力信号電圧）が出力される。このとき、電界効果トランジスタＱとして、図８（ｃ）に示す電流電圧特性を有する電界効果トランジスタを採用すると、図８（ｃ）に示す電界効果トランジスタは、１．６Ｖまでのドレイン電圧が印加される場合にはパンチスルーを引き起こさないことから、図９（ａ）に示す条件の範囲内では、パンチスルーを起こさず、かつ、良好な飽和特性を有することになることから、図９（ａ）に示すような低電圧において、アナログ増幅回路を動作させる際に適している電界効果トランジスタとなることがわかる。

一方、電界効果トランジスタＱとして、図８（ｂ）に示す電流電圧特性を有する電界効果トランジスタを採用すると、図８（ｂ）に示す電界効果トランジスタは、１．２Ｖまでのドレイン電圧が印加される場合にはパンチスルーを引き起こさないことから、図９（ａ）に示す条件の範囲のうち、０．８Ｖ±０．４Ｖの出力電圧（出力信号電圧）を出力するようにして使用する場合には、パンチスルーを起こさず、かつ、良好な飽和特性を有することになることから、図９（ａ）に示すような低電圧において、限定的ではあるが、アナログ増幅回路を動作させる際に使用できる電界効果トランジスタとなることがわかる。

図９（ｂ）は、電界効果トランジスタのゲート電極のゲート長と、図９（ａ）に示すアナログ増幅回路におけるゲインとの関係を示すグラフである。ここで、図９（ｂ）に示される折れ線グラフ（１）は、バルク基板に形成された電界効果トランジスタを使用して、図９（ａ）に示すアナログ増幅回路を構成した場合におけるゲート長とゲインとの関係を示すグラフである。一方、図９（ｂ）に示される折れ線グラフ（２）は、半導体層（シリコン層）の厚さが２４ｎｍであるＳＯＩ基板に形成された電界効果トランジスタを使用して、図９（ａ）に示すアナログ増幅回路を構成した場合におけるゲート長とゲインとの関係を示すグラフである。また、図９（ｂ）に示される折れ線グラフ（３）は、半導体層（シリコン層）の厚さが１２ｎｍであるＳＯＩ基板に形成された電界効果トランジスタを使用して、図９（ａ）に示すアナログ増幅回路を構成した場合におけるゲート長とゲインとの関係を示すグラフである。図９（ｂ）において、バルク基板に形成された電界効果トランジスタを使用した場合のゲート長とゲインとの関係を示す折れ線グラフ（１）に対して、半導体層（シリコン層）の厚さが２４ｎｍであるＳＯＩ基板に形成された電界効果トランジスタを使用した場合のゲート長とゲインとの関係を示す折れ線グラフ（２）は、ゲート長を変化させたときのゲインの変化が著しく大きくなっている。さらに、バルク基板に形成された電界効果トランジスタを使用した場合のゲート長とゲインとの関係を示す折れ線グラフ（１）に対して、半導体層（シリコン層）の厚さが１２ｎｍであるＳＯＩ基板に形成された電界効果トランジスタを使用した場合のゲート長とゲインとの関係を示す折れ線グラフ（３）は、ゲート長を変化させたときのゲインの変化がさらに著しく大きくなっている。これは、バルク基板に形成された電界効果トランジスタの飽和特性よりも、半導体層（シリコン層）の厚さが２４ｎｍであるＳＯＩ基板に形成された電界効果トランジスタの飽和特性や、半導体層（シリコン層）の厚さが１２ｎｍであるＳＯＩ基板に形成された電界効果トランジスタの飽和特性が良好であることによる。したがって、図９（ｂ）に示す結果から、ゲート電極のゲート長を同じにした場合、バルク基板に形成された電界効果トランジスタを使用するよりも、半導体層の厚さが２４ｎｍであるＳＯＩ基板に形成された電界効果トランジスタや、半導体層の厚さが１２ｎｍであるＳＯＩ基板に形成された電界効果トランジスタを使用する方が、アナログ増幅回路のゲインを大きくできる。つまり、バルク基板に形成された電界効果トランジスタを使用するよりも、半導体層（シリコン層）の厚さが２４ｎｍであるＳＯＩ基板に形成された電界効果トランジスタや、半導体層（シリコン層）の厚さが１２ｎｍであるＳＯＩ基板に形成された電界効果トランジスタを使用する方が、アナログ増幅回路の回路特性を向上することができるのである。このことから、アナログ増幅回路を構成する電界効果トランジスタが形成されたＳＯＩ基板の半導体層の厚さが２４ｎｍ以下である場合には、アナログ増幅回路の回路特性を向上できることがわかる。ただし、アナログ増幅回路を構成する電界効果トランジスタが形成されたＳＯＩ基板の半導体層の厚さが２ｎｍ未満となる場合には、ＳＯＩ基板自体の製造が困難となる。このことから、アナログ増幅回路を構成する電界効果トランジスタが形成されたＳＯＩ基板の半導体層の厚さが２ｎｍ以上、かつ、２４ｎｍ以下である場合には、ＳＯＩ基板自体の製造容易性を確保しながら、アナログ増幅回路の回路特性を向上できるという顕著な効果を得ることができる。

見方を変えると、例えば、図９（ｂ）において、バルク基板に形成された電界効果トランジスタを使用してアナログ増幅回路のゲインを「４６」に設計する場合、折れ線グラフ（１）から、ゲート電極のゲート長を４００ｎｍ（０．４μｍ）にする必要がある。これに対し、図９（ｂ）において、半導体層（シリコン層）の厚さが１２ｎｍであるＳＯＩ基板に形成された電界効果トランジスタを使用してアナログ増幅回路のゲインを「４６」に設計する場合、折れ線グラフ（３）から、ゲート電極のゲート長を９０ｎｍ（０．０９μｍ）にすればよいことになる。したがって、半導体層（シリコン層）の厚さが１２ｎｍであるＳＯＩ基板に形成された電界効果トランジスタを使用して、アナログ増幅回路を構成する場合における電界効果トランジスタの平面サイズは、バルク基板に形成された電界効果トランジスタを使用して、アナログ増幅回路を構成する場合における電界効果トランジスタの平面サイズの５％程度に縮小できることを意味している。このように、本実施の形態１における電界効果トランジスタを使用して、図９（ａ）に示すアナログ増幅回路を構成すると、電界効果トランジスタの占有面積を大幅に低減することができ、これによって、アナログ増幅回路を含む半導体装置の小型化を図ることができる。つまり、本実施の形態１における第１特徴点を採用すると、本実施の形態１における電界効果トランジスタの平面サイズをバルク基板に形成された電界効果トランジスタの平面サイズと同等にする場合においては、アナログ増幅回路の回路特性の向上を図ることができる。一方、本実施の形態１における第１特徴点を採用すると、本実施の形態１における電界効果トランジスタから構成されるアナログ増幅回路のゲインをバルク基板に形成された電界効果トランジスタから構成されるアナログ増幅回路のゲインと同等にする場合においては、アナログ増幅回路を含む半導体装置の小型化を図ることができるのである。なお、半導体装置の小型化を実現できれば、回路を駆動するための電流を低減できるため、半導体装置の低消費電化も図ることができる。

続いて、図１０（ａ）は、図１で説明したアナログ増幅回路を、図９（ａ）の動作条件よりも高電圧駆動させる場合において、アナログ増幅回路に印加する具体的な電圧を記入した回路図である。図１０（ａ）において、電源端子ＶＤＤには、３．０Ｖが印加され、かつ、グランド端子ＶＳＳには、０Ｖが印加される。また、図１０（ａ）において、電界効果トランジスタＱのゲート電極Ｇ（入力端子ＩＴ）には、１．１Ｖが印加され、かつ、電界効果トランジスタＱのドレインＤ（出力端子ＯＴ）には、１．５Ｖが印加される。

ここで、図１０（ａ）において、電界効果トランジスタＱのゲート電極に１．１Ｖ（バイアス基準点）を印加した状態で、かつ、入力電圧（入力信号電圧）を印加すると、電界効果トランジスタＱのドレインＤに接続されている出力端子ＯＴからは、１．５Ｖをバイアス基準点として、例えば、１．５Ｖ±１．０Ｖの出力電圧（出力信号電圧）が出力される。このとき、電界効果トランジスタＱとして、図８（ｃ）に示す電流電圧特性を有する電界効果トランジスタを採用すると、図８（ｃ）に示す電界効果トランジスタは、１．６Ｖまでのドレイン電圧が印加される場合にはパンチスルーを引き起こさないが、それ以上のドレイン電圧では、パンチスルーを引き起こすことから、図１０（ａ）に示す条件の範囲のうち、１．５Ｖ±０．１Ｖの出力電圧（出力信号電圧）を出力するようにして使用する場合には、パンチスルーを起こさず、かつ、良好な飽和特性を有することになる。このことから、図１０（ａ）に示すような高電圧駆動させる場合においても、限定的ではあるが、図８（ｃ）に示す電流電圧特性を有する電界効果トランジスタは、アナログ増幅回路を動作させる際に使用できる電界効果トランジスタとなる。

一方、電界効果トランジスタＱとして、図８（ｂ）に示す電流電圧特性を有する電界効果トランジスタを採用すると、図８（ｂ）に示す電界効果トランジスタは、１．２Ｖを超えるドレイン電圧が印加される場合にはパンチスルーを引き起す。このことから、図８（ｂ）に示す電流電圧特性を有する電界効果トランジスタは、図１０（ａ）に示すような高電圧駆動させる場合においては、アナログ増幅回路を動作させる際に使用できなくなる。

図１０（ｂ）は、電界効果トランジスタのゲート電極のゲート長と、図１０（ａ）に示すアナログ増幅回路におけるゲインとの関係を示すグラフである。ここで、図１０（ｂ）に示される折れ線グラフ（１）は、バルク基板に形成された電界効果トランジスタを使用して、図１０（ａ）に示すアナログ増幅回路を構成した場合におけるゲート長とゲインとの関係を示すグラフである。一方、図１０（ｂ）に示される折れ線グラフ（２）は、半導体層（シリコン層）の厚さが２４ｎｍであるＳＯＩ基板に形成された電界効果トランジスタを使用して、図１０（ａ）に示すアナログ増幅回路を構成した場合におけるゲート長とゲインとの関係を示すグラフである。また、図１０（ｂ）に示される折れ線グラフ（３）は、半導体層（シリコン層）の厚さが１２ｎｍであるＳＯＩ基板に形成された電界効果トランジスタを使用して、図１０（ａ）に示すアナログ増幅回路を構成した場合におけるゲート長とゲインとの関係を示すグラフである。

図１０（ｂ）において、バルク基板に形成された電界効果トランジスタを使用した場合のゲート長とゲインとの関係を示す折れ線グラフ（１）に対して、半導体層（シリコン層）の厚さが２４ｎｍであるＳＯＩ基板に形成された電界効果トランジスタを使用した場合のゲート長とゲインとの関係を示す折れ線グラフ（２）は、図９（ｂ）とは異なり、同等となっている。これは、図８（ｂ）の破線で囲まれた領域に示すように、半導体層（シリコン層）の厚さが２４ｎｍであるＳＯＩ基板に形成された電界効果トランジスタでは、ドレイン電圧が１．０Ｖを超えると、パンチスルーが発生してしまい、ソース領域とドレイン領域との間の抵抗（ｒｄｓ）が低下するためである。すなわち、ソース領域とドレイン領域との間の抵抗を「ｒｄｓ」とし、伝達コンダクタンスを「ｇｍ」とすると、アナログ増幅回路のゲインは、「ｒｄｓ」×「ｇｍ」で表されることから、パンチスルーが発生して、ソース領域とドレイン領域との間の抵抗（ｒｄｓ）が低下すると、アナログ増幅回路のゲインが低下することになるからである。

一方、バルク基板に形成された電界効果トランジスタを使用した場合のゲート長とゲインとの関係を示す折れ線グラフ（１）に対して、半導体層（シリコン層）の厚さが１２ｎｍであるＳＯＩ基板に形成された電界効果トランジスタを使用した場合のゲート長とゲインとの関係を示す折れ線グラフ（３）は、ゲート長を変化させたときのゲインの変化が著しく大きくなっている。これは、図８（ｃ）に示すように、ドレイン電圧の広い範囲にわたって、バルク基板に形成された電界効果トランジスタの飽和特性よりも、半導体層（シリコン層）の厚さが１２ｎｍであるＳＯＩ基板に形成された電界効果トランジスタの飽和特性が良好であることによる。

したがって、幅広いドレイン電圧の範囲にわたって、アナログ増幅回路のゲインを向上する観点からは、アナログ増幅回路を構成する電界効果トランジスタが形成されたＳＯＩ基板の半導体層の厚さが１２ｎｍ以下であることが望ましい。一方、ＳＯＩ基板の半導体層の厚さが８ｎｍ未満になると、ソース領域とドレイン領域との間の抵抗（ｒｄｓ）が高くなり過ぎることから、アナログ増幅回路を構成する電界効果トランジスタが形成されたＳＯＩ基板の半導体層の厚さが８ｎｍ以上であることが望ましい。以上のことから、特に、幅広いドレイン電圧の範囲にわたって、アナログ増幅回路の回路特性を向上する観点からは、アナログ増幅回路を構成する電界効果トランジスタが形成されたＳＯＩ基板の半導体層の厚さが８ｎｍ以上、かつ、１２ｎｍ以下であることが望ましい。

＜＜第２特徴点＞＞
次に、本実施の形態１における第２特徴点は、ＳＯＩ基板上に形成された電界効果トランジスタのチャネル形成領域内における導電型不純物の不純物濃度が、１×１０^１８／ｃｍ^３以下であり、望ましくは、３×１０^１７／ｃｍ^３、より望ましくは、１×１０^１７／ｃｍ^３以下である点にある。具体的に、本実施の形態１における第２特徴点は、例えば、図７において、ｎチャネル型電界効果トランジスタＱｎのチャネル形成領域ＣＨ１に含まれているｐ型不純物（ボロンなど）の不純物濃度が、１×１０^１８／ｃｍ^３以下であり、望ましくは、１×１０^１７／ｃｍ^３以下である点にある。同様に、本実施の形態１における第２特徴点は、例えば、図７において、ｐチャネル型電界効果トランジスタＱｐのチャネル形成領域ＣＨ２に含まれているｎ型不純物（リンや砒素）の不純物濃度が、１×１０^１８／ｃｍ^３以下であり、望ましくは、１×１０^１７／ｃｍ^３以下である点にある。これにより、例えば、アナログ回路が複数のｎチャネル型電界効果トランジスタＱｎを含む場合、複数のｎチャネル型電界効果トランジスタＱｎ同士において、チャネル形成領域ＣＨ１に含まれているｐ型不純物の不純物濃度のばらつきを低減することができる。例えば、アナログ回路の構成要素として、差動アンプが含まれる場合があり、この差動アンプは、互いに同一特性を有する複数のｎチャネル型電界効果トランジスタＱｎを含むように構成されている。

具体的に、図１１は、差動アンプの機能および回路構成を模式的に示す図である。例えば、差動アンプは、入力端子「Ａ」と入力端子「Ｂ」とを備え、入力端子「Ａ」に入力された入力信号が、入力端子「Ｂ」に入力された入力信号よりも大きい場合に出力端子「ＯＵＴ」から「１」を出力し、その他の場合には、出力端子「ＯＵＴ」から「０」を出力する機能を有している。このような機能を有する差動アンプは、図１１に示すように、バイアス部と差動増幅部と増幅部と出力部とから構成されている。そして、差動増幅部に着目すると、ｎチャネル型電界効果トランジスタＱ１のゲート電極が入力端子「Ａ」と接続され、かつ、ｎチャネル型電界効果トランジスタＱ２のゲート電極が入力端子「Ｂ」と接続されている。このとき、ｎチャネル型電界効果トランジスタＱ１とｎチャネル型電界効果トランジスタＱ２とは同一特性であることが要求される。すなわち、ｎチャネル型電界効果トランジスタＱ１のしきい値電圧と、ｎチャネル型電界効果トランジスタＱ２のしきい値電圧とは、同一であることが望まれる。なぜなら、入力端子「Ａ」に入力される入力信号と、入力端子「Ｂ」に入力される入力信号とが等しい場合、出力端子「ＯＵＴ」からは、「０」を出力する必要があるからである。すなわち、ｎチャネル型電界効果トランジスタＱ１のしきい値電圧と、ｎチャネル型電界効果トランジスタＱ２のしきい値電圧とが相違すると、入力端子「Ａ」に入力される入力信号と、入力端子「Ｂ」に入力される入力信号とが等しいにも関わらず、しきい値電圧のばらつきに起因して、誤動作することが起こりうるからである。そして、例えば、ｎチャネル型電界効果トランジスタＱ１のしきい値電圧と、ｎチャネル型電界効果トランジスタＱ２のしきい値電圧とを等しくするためには、ｎチャネル型電界効果トランジスタＱ１のチャネル形成領域に含まれるｐ型不純物の不純物濃度と、ｎチャネル型電界効果トランジスタＱ２のチャネル形成領域に含まれるｐ型不純物の不純物濃度とを等しくする必要がある。この点に関し、チャネル形成領域に含まれるｐ型不純物の不純物濃度を高くすると、不純物濃度のばらつきが大きくなることから、ｎチャネル型電界効果トランジスタＱ１のしきい値電圧と、ｎチャネル型電界効果トランジスタＱ２のしきい値電圧とのばらつきが大きくなる。そこで、本実施の形態１では、ｎチャネル型電界効果トランジスタＱ１のチャネル形成領域に含まれているｐ型不純物の不純物濃度を１×１０^１８／ｃｍ^３以下にしており、望ましくは、１×１０^１７／ｃｍ^３以下にしている。同様に、本実施の形態１では、ｎチャネル型電界効果トランジスタＱ１のチャネル形成領域に含まれているｐ型不純物の不純物濃度を１×１０^１８／ｃｍ^３以下にしており、望ましくは、１×１０^１７／ｃｍ^３以下にしている。これにより、本実施の形態１における第２特徴点によれば、例えば、差動アンプに含まれるｎチャネル型電界効果トランジスタＱ１とｎチャネル型電界効果トランジスタＱ２とのそれぞれのチャネル形成領域に含まれているｐ型不純物の不純物濃度のばらつきを低減することができる。このことかは、本実施の形態１における第２特徴点によれば、ｎチャネル型電界効果トランジスタＱ１のしきい値電圧と、ｎチャネル型電界効果トランジスタＱ２のしきい値電圧とのばらつきを小さくすることができ、これによって、差動アンプの動作信頼性を向上できる。

＜＜第２特徴点による副作用＞＞
ただし、ＳＯＩ基板上に形成された電界効果トランジスタのチャネル形成領域内における導電型不純物の不純物濃度を、１×１０^１８／ｃｍ^３以下であり、望ましくは、１×１０^１７／ｃｍ^３以下にするという本実施の形態１における第２特徴点を採用すると、電界効果トランジスタのしきい値電圧が低下してしまうという副作用が生じる。このような電界効果トランジスタのしきい値電圧の低下は、サブスレッドショルドリーク電流の増加を招くことになり、これによって、半導体装置の消費電力が増加してしまうことになる。したがって、サブスレッショルドリーク電流の増加を抑制するためには、電界効果トランジスタのしきい値電圧の低下を抑制する必要があり、ＳＯＩ基板上に形成された電界効果トランジスタのしきい値電圧を維持するためには、電界効果トランジスタのチャネル形成領域内に含まれる導電型不純物の不純物濃度を高くする必要がある。そこで、本実施の形態１では、第２特徴点を採用することにより誘発されるしきい値電圧の低下という副作用を抑制する工夫を施している。すなわち、本実施の形態１では、サブスレッショルドリーク電流の増加を抑制する手段として、電界効果トランジスタのチャネル形成領域内に含まれる導電型不純物の不純物濃度を高くする手段に頼ることなく、代替え手段を採用する工夫を施している。

＜＜副作用を抑制する対策１＞＞
副作用を抑制する対策１の基本思想は、ＳＯＩ基板の支持基板の部分のうち、ＳＯＩ基板上に形成された電界効果トランジスタのチャネル形成領域の下方に位置し、かつ、埋め込み絶縁層と接する部分にウェル領域を形成し、このウェル領域に、バックゲート電圧を印加するという思想である。これにより、電界効果トランジスタのチャネル形成領域に含まれる導電型不純物の不純物濃度を、１×１０^１８／ｃｍ^３以下であり、望ましくは、１×１０^１７／ｃｍ^３以下にするという本実施の形態１における第２特徴点を採用したとしても、ウェル領域に印加するバックゲート電圧によって、電界効果トランジスタのサブスレッショルドリーク電流の増加を抑制することができる。具体的には、例えば、図７において、ＳＯＩ基板上に形成されたｎチャネル型電界効果トランジスタＱ１のチャネル形成領域ＣＨ１の下方に位置し、かつ、埋め込み絶縁層ＢＯＸと接する部分にｐ型ウェルＰＷＬを形成し、このｐ型ウェルＰＷＬに負バイアスからなるバックゲート電圧を印加する。これにより、バックゲート電圧によって、ｎチャネル型電界効果トランジスタＱ１のチャネル形成領域ＣＨ１のポテンシャルが引き上げられる結果、ｎチャネル型電界効果トランジスタＱ１のサブスレッショルドリーク電流の増加を抑制することができる。特に、本実施の形態１では、ｎチャネル型電界効果トランジスタＱ１の非動作時から動作時にわたって、バックゲート電圧を印加できる。

なお、非動作時から動作時にわたってバックゲート電圧を印加し続ける以外の例として、非動作時にのみバックゲート電圧を印加して、動作時には、バックゲート電圧を印加しないように構成することもできる。これにより、未使用時のリーク電流を抑えることができるとともに、動作時において、低いしきい値状態で駆動電流を高めることができる。

また、非動作時にバックゲート電圧を印加し、かつ、動作時には、時分割でバックゲート電圧を印加したり、バックゲート電圧を印加しなかったりすることもできる。さらには、動作時にバックゲート電圧を印加し、かつ、非動作時には、ある領域にだけバックゲート電圧を印加する一方、別の領域には、バックゲート電圧を印加しないように構成することもできる。

同様に、例えば、図７において、ＳＯＩ基板上に形成されたｐチャネル型電界効果トランジスタＱ２のチャネル形成領域ＣＨ２の下方に位置し、かつ、埋め込み絶縁層ＢＯＸと接する部分にｎ型ウェルＮＷＬを形成し、このｎ型ウェルＮＷＬに正バイアスからなるバックゲート電圧を印加する。これにより、バックゲート電圧によって、ｐチャネル型電界効果トランジスタＱ２のサブスレッショルドリーク電流の増加を抑制することができる。特に、本実施の形態１では、ｐチャネル型電界効果トランジスタＱ２の非動作時から動作時にわたって、バックゲート電圧を印加できる。

なお、非動作時から動作時にわたってバックゲート電圧を印加し続ける以外の例として、非動作時にのみバックゲート電圧を印加して、動作時には、バックゲート電圧を印加しないように構成することもできる。これにより、未使用時のリーク電流を抑えることができるとともに、動作時において、低いしきい値状態で駆動電流を高めることができる。

また、非動作時にバックゲート電圧を印加し、かつ、動作時には、時分割でバックゲート電圧を印加したり、バックゲート電圧を印加しなかったりすることもできる。さらには、動作時にバックゲート電圧を印加し、かつ、非動作時には、ある領域にだけバックゲート電圧を印加する一方、別の領域には、バックゲート電圧を印加しないように構成することもできる。

ここで、本実施の形態では、埋め込み絶縁層ＢＯＸの厚さは、１０ｎｍ以上、かつ、２０ｎｍ以下となっているＳＯＴＢ技術が採用されている。これにより、本実施の形態１における対策１では、ウェル領域に印加されるバックゲート電圧による電界効果トランジスタのチャネルのポテンシャル制御により、不必要なリーク電流を抑制することができる。

＜＜副作用を抑制する対策２＞＞
次に、副作用を抑制する対策２の基本思想は、いわゆる「フェルミレベルピニング」を利用して、電界効果トランジスタのしきい値電圧の低下を抑制する思想である。「フェルミレベルピニング」とは、以下に示す現象である。例えば、ｎチャネル型電界効果トランジスタに着目した場合、ゲート電極には、ｎ型ポリシリコン膜が使用される。このとき、ゲート絶縁膜に、例えば、ハフニウムやアルミニウムなどの酸化シリコン膜よりも誘電率の高い元素を添加すると、ｎ型ポリシリコン膜のフェルミ準位がシフトする現象である。具体的に、通常、ｎ型ポリシリコン膜のフェルミ準位は、伝導帯の近傍に位置するが、ゲート絶縁膜にハフニウムやアルミニウムを添加すると、ｎ型ポリシリコン膜のフェルミ準位が価電子帯側にシフトする。このことは、ｎチャネル型電界効果トランジスタのしきい値電圧が上昇することを意味する。通常は、ゲート電極を構成するｎ型ポリシリコン膜のフェルミ準位が伝導帯近傍に位置する場合に、設計値通りのしきい値電圧を確保できるが、上述した「フェルミレベルピニング」が生じると、ｎチャネル型電界効果トランジスタのしきい値電圧が設計値から高くなる方向にずれることになる。したがって、通常は、「フェルミレベルピニング」を抑制しようというインセンティブが働くことになる。

ところが、本発明者は、発想の転換を図って、「フェルミレベルピニング」が生じると、ｎチャネル型電界効果トランジスタのしきい値電圧が上昇する点に着目して、上述した本実施の形態１における第２特徴点を採用することにより生じるしきい値電圧の低下という副作用を、意図的に「フェルミレベルピニング」を生じさせて抑制するのである。すなわち、副作用を抑制する対策２として、本実施の形態１においては、ｎチャネル型電界効果トランジスタのゲート絶縁膜に、例えば、ハフニウムやアルミニウムに代表される酸化シリコン膜よりも誘電率の高い元素を含むように構成している。これにより、本実施の形態１によれば、意図的に「フェルミレベルピニング」を生じさせることができる結果、ｎチャネル型電界効果トランジスタのしきい値電圧の低下を効果的に抑制できる。

同様に、例えば、ｐチャネル型電界効果トランジスタに着目した場合、ゲート電極には、ｐ型ポリシリコン膜が使用される。このとき、ゲート絶縁膜に、例えば、酸化シリコン膜よりも誘電率の高い元素を添加すると、ｐ型ポリシリコン膜のフェルミ準位がシフトする（「フェルミレベルピニング」）。具体的に、通常、ｐ型ポリシリコン膜のフェルミ準位は、価電子帯の近傍に位置するが、ゲート絶縁膜に酸化シリコン膜よりも誘電率の高い元素を添加すると、ｐ型ポリシリコン膜のフェルミ準位が伝導帯側にシフトする。したがって、ｐチャネル型電界効果トランジスタにおいても、意図的に「フェルミレベルピニング」を生じさせることができる結果、ｐチャネル型電界効果トランジスタのしきい値電圧の低下を効果的に抑制できる。

（実施の形態２）
本実施の形態２では、アナログ回路を構成する電界効果トランジスタとデジタル回路を構成する電界効果トランジスタとを同一のＳＯＩ基板上に形成する例について説明する。

＜電界効果トランジスタに要求される特性の相違＞
アナログ回路を構成する電界効果トランジスタに要求される特性と、デジタル回路を構成する電界効果トランジスタに要求される特性とは相違する。具体的に、アナログ回路を構成する電界効果トランジスタには、飽和特性が良好なことや、ソースとドレインとの間の耐圧とゲート絶縁膜の耐圧とが高いことが要求される。一方、デジタル回路では、デジタル回路を構成する電界効果トランジスタのスイッチングを頻繁に実施することから、デジタル回路を構成する電界効果トランジスタには、高速なスイッチング特性が要求される。このように、アナログ回路を構成する電界効果トランジスタと、デジタル回路を構成する電界効果トランジスタとでは、要求される特性が異なる。このことから、アナログ回路を構成する電界効果トランジスタのデバイス構造と、デジタル回路を構成する電界効果トランジスタのデバイス構造とは、必然的に相違する。以下では、同一のＳＯＩ基板上に形成されたアナログ回路を構成する電界効果トランジスタとデジタル回路を構成する電界効果トランジスタとのデバイス構造について説明する。

＜デバイス構造＞
図１２は、本実施の形態２における複数の電界効果トランジスタのデバイス構造を示す断面図である。具体的に、図１２では、アナログ回路形成領域ＡＣＲ１に、アナログ回路を構成するｎチャネル型電界効果トランジスタＱｎ１ａが形成されている一方、デジタル回路形成領域ＤＣＲ１に、デジタル回路を構成するｎチャネル型電界効果トランジスタＱｎ１ｂが形成されている。なお、アナログ回路は、ｎチャネル型電界効果トランジスタＱｎ１ａだけでなく、ｐチャネル型電界効果トランジスタも構成要素として含み、かつ、デジタル回路も、ｎチャネル型電界効果トランジスタＱｎ１ｂだけでなく、ｐチャネル型電界効果トランジスタも構成要素として含むが、図１２では、省略している。ここで、ＳＯＩ基板の半導体層（シリコン層）ＳＬの厚さは、２ｎｍ以上、かつ、２４ｎｍ以下である。

＜＜ｎチャネル型電界効果トランジスタＱｎ１ａのデバイス構造＞＞
図１２において、ＳＯＩ基板のアナログ回路形成領域ＡＣＲ１には、ｎチャネル型電界効果トランジスタＱｎ１ａが形成されている。ｎチャネル型電界効果トランジスタＱｎ１ａは、ＳＯＩ基板の半導体層（シリコン層）ＳＬに形成されたソース領域ＳＲ１ａと、ＳＯＩ基板の半導体層（シリコン層）ＳＬに形成され、ソース領域ＳＲ１ａと離間して形成されたドレイン領域ＤＲ１ａとを有している。このとき、ソース領域ＳＲ１ａは、ｎ型半導体領域ＮＲ１ａと、このｎ型半導体領域ＮＲ１ａよりも不純物濃度の低いエクステンション領域ＥＸ１ａとから構成されている。同様に、ドレイン領域ＤＲ１ａも、ｎ型半導体領域ＮＲ１ａと、このｎ型半導体領域ＮＲ１ａよりも不純物濃度の低いエクステンション領域ＥＸ１ａとから構成されている。そして、ｎチャネル型電界効果トランジスタＱｎ１ａは、ソース領域ＳＲ１ａとドレイン領域ＤＲ１ａとの間に挟まれたチャネル形成領域ＣＨ１ａと、チャネル形成領域ＣＨ１ａ上に形成されたゲート絶縁膜ＧＯＸ１ａと、ゲート絶縁膜ＧＯＸ１ａ上に形成されたゲート電極ＧＥ１ａとを有している。ここで、ゲート電極ＧＥ１ａの両側の側壁には、サイドウォールスペーサＳＷが形成されている。一方、ＳＯＩ基板の支持基板ＳＵＢには、ｎチャネル型電界効果トランジスタＱｎ１ａのチャネル形成領域ＣＨ１ａの下方に位置し、かつ、埋め込み絶縁層ＢＯＸと接するｐ型ウェルＰＷＬ１ａが形成されている。このｐ型ウェルＰＷＬ１ａには、例えば、負バイアスからなるバックゲート電圧が印加可能に構成されている。以上のようにして、ＳＯＩ基板のアナログ回路形成領域ＡＣＲ１に、本実施の形態２におけるｎチャネル型電界効果トランジスタＱｎ１ａが形成されている。

＜＜ｎチャネル型電界効果トランジスタＱｎ１ｂのデバイス構造＞＞
次に、図１２において、ＳＯＩ基板のデジタル回路形成領域ＤＣＲ１には、ｎチャネル型電界効果トランジスタＱｎ１ｂが形成されている。ｎチャネル型電界効果トランジスタＱｎ１ｂは、ＳＯＩ基板の半導体層（シリコン層）ＳＬに形成されたソース領域ＳＲ１ｂと、ＳＯＩ基板の半導体層（シリコン層）ＳＬに形成され、ソース領域ＳＲ１ｂと離間して形成されたドレイン領域ＤＲ１ｂとを有している。このとき、ソース領域ＳＲ１ｂは、ｎ型半導体領域ＮＲ１ｂと、このｎ型半導体領域ＮＲ１ｂよりも不純物濃度の低いエクステンション領域ＥＸ１ｂとから構成されている。同様に、ドレイン領域ＤＲ１ｂも、ｎ型半導体領域ＮＲ１ｂと、このｎ型半導体領域ＮＲ１ｂよりも不純物濃度の低いエクステンション領域ＥＸ１ｂとから構成されている。そして、ｎチャネル型電界効果トランジスタＱｎ１ｂは、ソース領域ＳＲ１ｂとドレイン領域ＤＲ１ｂとの間に挟まれたチャネル形成領域ＣＨ１ｂと、チャネル形成領域ＣＨ１ｂ上に形成されたゲート絶縁膜ＧＯＸ１ｂと、ゲート絶縁膜ＧＯＸ１ｂ上に形成されたゲート電極ＧＥ１ｂとを有している。ここで、ゲート電極ＧＥ１ｂの両側の側壁には、サイドウォールスペーサＳＷが形成されている。一方、ＳＯＩ基板の支持基板ＳＵＢには、ｎチャネル型電界効果トランジスタＱｎ１ｂのチャネル形成領域ＣＨ１ｂの下方に位置し、かつ、埋め込み絶縁層ＢＯＸと接するｐ型ウェルＰＷＬ１ｂが形成されている。このｐ型ウェルＰＷＬ１ｂには、例えば、負バイアスからなるバックゲート電圧が印加可能に構成されている。以上のようにして、ＳＯＩ基板のデジタル回路形成領域ＤＣＲ１に、本実施の形態２におけるｎチャネル型電界効果トランジスタＱｎ１ｂが形成されている。

＜＜相違点＞＞
上述したように構成されているｎチャネル型電界効果トランジスタＱｎ１ａとｎチャネル型電界効果トランジスタＱｎ１ｂとは、アナログ回路とデジタル回路のそれぞれに要求される特性の相違に起因して、デバイス構造に相違点が存在する。以下では、ｎチャネル型電界効果トランジスタＱｎ１ａとｎチャネル型電界効果トランジスタＱｎ１ｂとの相違点について説明することにする。

まず、第１相違点は、ｎチャネル型電界効果トランジスタＱｎ１ａにおけるソース領域ＳＲ１ａとドレイン領域ＤＲ１ａとの間の絶縁耐圧は、ｎチャネル型電界効果トランジスタＱｎ１ｂにおけるソース領域ＳＲ１ｂとドレイン領域ＤＲ１ｂとの間の絶縁耐圧よりも大きくなっている。これは、アナログ回路では、デジタル回路よりも絶縁耐圧が高いことが要求されているからである。したがって、図１２に示すように、本実施の形態２では、ｎチャネル型電界効果トランジスタＱｎ１ａのゲート電極ＧＥ１ａのゲート長は、ｎチャネル型電界効果トランジスタＱｎ１ｂのゲート電極ＧＥ１ｂのゲート長よりも長い。

続いて、第２相違点は、ｎチャネル型電界効果トランジスタＱｎ１ａにおけるゲート絶縁膜ＧＯＸ１ａの絶縁耐圧は、ｎチャネル型電界効果トランジスタＱｎ１ｂにおけるゲート絶縁膜ＧＯＸ１ｂの絶縁耐圧よりも大きくなっている。これは、アナログ回路では、デジタル回路よりも絶縁耐圧が高いことが要求されているからである。したがって、図１２に示すように、本実施の形態２では、ｎチャネル型電界効果トランジスタＱｎ１ａのゲート絶縁膜ＧＯＸ１ａの厚さは、ｎチャネル型電界効果トランジスタＱｎ１ｂのゲート絶縁膜ＧＯＸ１ｂの厚さよりも厚い。

次に、第３相違点は、例えば、デジタル回路では、デジタル回路を構成するｎチャネル型電界効果トランジスタＱｎ１ｂに対して、高速スイッチング特性が要求される。このため、デジタル回路を構成するｎチャネル型電界効果トランジスタＱｎ１ｂには電流駆動力の大きいことが要求される。したがって、デジタル回路を構成するｎチャネル型電界効果トランジスタＱｎ１ｂのしきい値電圧は、アナログ回路を構成するｎチャネル型電界効果トランジスタＱｎ１ａのしきい値電圧よりも低くする必要がある。この第３相違点を実現する一例として、ｎチャネル型電界効果トランジスタＱｎ１ａのゲート電極ＧＥ１ａを構成する導体膜の構成材料と、ｎチャネル型電界効果トランジスタＱｎ１ｂのゲート電極ＧＥ１ｂを構成する導体膜の構成材料とを相違させることができる。これにより、ｎチャネル型電界効果トランジスタＱｎ１ａのゲート電極ＧＥ１ａの仕事関数と、ｎチャネル型電界効果トランジスタＱｎ１ｂのゲート電極ＧＥ１ｂの仕事関数とを相違させることができる。この結果、デジタル回路を構成するｎチャネル型電界効果トランジスタＱｎ１ｂのしきい値電圧と、アナログ回路を構成するｎチャネル型電界効果トランジスタＱｎ１ａのしきい値電圧とを相違させることができる。

＜回路例＞
本実施の形態２における半導体装置は、同一のＳＯＩ基板上にアナログ回路を構成するｎチャネル型電界効果トランジスタＱｎ１ａと、デジタル回路を構成するｎチャネル型電界効果トランジスタＱｎ１ｂとが形成されている。このようにアナログ回路とデジタル回路とが混載されている本実施の形態２における半導体装置は、例えば、アナログ回路とデジタル回路とからなるＡ／Ｄ変換器の構成に適用することができる。以下では、本実施の形態２における半導体装置を適用できるＡ／Ｄ変換器の構成について説明する。

図１３は、逐次比較型Ａ／Ｄコンバータの回路構成を示す回路ブロック図である。図１３において、逐次比較型Ａ／Ｄコンバータは、サンプリングクロックに基づいて、アナログ入力電圧Ｖｉｎを入力するサンプルホールド回路と、サンプルホールド回路でサンプルホールドされた入力電圧と基準電圧とを比較する比較器と、クロックに基づいて、逐次比較クロックを生成する逐次比較クロック生成部とを有する。さらに、逐次比較型Ａ／Ｄコンバータは、逐次比較レジスタ（ＳＡＲ）と、ＤＡ変換器と、出力レジスタとを有する。このように構成されている逐次比較型Ａ／Ｄコンバータは、例えば、ＤＡ変換器で発生された第１電圧（例えば、ＦＳ／２とする）と、サンプルホールド回路でサンプルホールドされた入力電圧「Ｖｉｎ」とを比較器で比較する。そして、入力電圧＞第１電圧（ＦＳ／２）の場合、最上位ビットを「１」にする一方、入力電圧＜第１電圧（ＦＳ／２）の場合、最上位ビットを「０」にする。その後、ＤＡ変換器は、第２電圧（ＦＳ／２＋ＦＳ／４）の電圧を発生して、この第２電圧と入力電圧とが比較で比較され、比較結果に基づいて、最上位の１桁下のビットを決定する。このような動作を繰り返すことにより、入力電圧に対応したデジタル出力を出力レジスタから出力する。このようにして、逐次比較型Ａ／Ｄコンバータが動作することになる。

このような逐次比較型Ａ／Ｄコンバータには、例えば、サンプルホールド回路に代表されるアナログ回路と、逐次比較レジスタ（ＳＡＲ）に代表されるデジタル回路とが含まれている。したがって、アナログ回路とデジタル回路とが混載されている本実施の形態２における半導体装置は、例えば、アナログ回路とデジタル回路とからなる逐次比較型Ａ／Ｄ変換器の構成に適用することができる。

＜第２特徴点による副作用＞
本実施の形態２における半導体装置においても、ＳＯＩ基板上に形成されたｎチャネル型電界効果トランジスタＱｎ１ａのチャネル形成領域ＣＨ１ａ内における導電型不純物の不純物濃度を、１×１０^１８／ｃｍ^３以下であり、望ましくは、１×１０^１７／ｃｍ^３以下にするという前記実施の形態１における第２特徴点を採用する。同様に、本実施の形態２では、ＳＯＩ基板上に形成されたｎチャネル型電界効果トランジスタＱｎ１ｂのチャネル形成領域ＣＨ１ｂ内における導電型不純物の不純物濃度を、１×１０^１８／ｃｍ^３以下であり、望ましくは、１×１０^１７／ｃｍ^３以下にするという前記実施の形態１における第２特徴点を採用する。この場合、前記実施の形態１でも説明したように、電界効果トランジスタのしきい値電圧が低下してしまうという副作用が生じる。

＜副作用を抑制する対策１＞
副作用を抑制する対策１の基本思想は、ＳＯＩ基板の支持基板の部分のうち、ＳＯＩ基板上に形成された電界効果トランジスタ（ｎチャネル型電界効果トランジスタＱｎ１ａ、ｎチャネル型電界効果トランジスタＱｎ１ｂ）のチャネル形成領域（ＣＨ１ａ、ＣＨ１ｂ）の下方に位置し、かつ、埋め込み絶縁層ＢＯＸと接する部分にｐ型ウェル（ＰＷＬ１ａ、ＰＷＬ１ｂ）を形成し、このｐ型ウェル（ＰＷＬ１ａ、ＰＷＬ１ｂ）に、バックゲート電圧を印加するという思想である。これにより、電界効果トランジスタ（ｎチャネル型電界効果トランジスタＱｎ１ａ、ｎチャネル型電界効果トランジスタＱｎ１ｂ）のチャネル形成領域（ＣＨ１ａ、ＣＨ１ｂ）に含まれる導電型不純物の不純物濃度を、１×１０^１８／ｃｍ^３以下であり、望ましくは、１×１０^１７／ｃｍ^３以下にするという第２特徴点を採用したとしても、ｐ型ウェルＰＷＬに印加するバックゲート電圧によって、電界効果トランジスタ（ｎチャネル型電界効果トランジスタＱｎ１ａ、ｎチャネル型電界効果トランジスタＱｎ１ｂ）のしきい値電圧の低下を抑制することができる。

＜副作用を抑制する対策２＞
次に、副作用を抑制する対策２の基本思想は、前記実施の形態１と同様に、いわゆる「フェルミレベルピニング」を利用して、電界効果トランジスタのしきい値電圧の低下を抑制する思想である。ここで、本実施の形態２においては、例えば、アナログ回路を構成するｎチャネル型電界効果トランジスタＱｎ１ａのゲート絶縁膜ＧＯＸ１ａは、酸化シリコン膜よりも誘電率の高い材料（Ｈｉｇｈ―ｋ）材料を含むように構成する一方、デジタル回路を構成するｎチャネル型電界効果トランジスタＱｎ１ｂのゲート絶縁膜ＧＯＸ１ｂは、酸化シリコン膜から構成することができる。この場合、アナログ回路を構成するｎチャネル型電界効果トランジスタＱｎ１ａのしきい値電圧を、デジタル回路を構成するｎチャネル型電界効果トランジスタＱｎ１ｂのしきい値電圧よりも高くすることができる。

さらに、デジタル回路においても、デジタル回路を構成するｎチャネル型電界効果トランジスタＱｎ１ｂでのサブスレッショルドリーク電流を低減するために、デジタル回路を構成するｎチャネル型電界効果トランジスタＱｎ１ｂのゲート絶縁膜ＧＯＸ１ｂにも、酸化シリコン膜よりも誘電率の高い材料を含むように構成することができる。このとき、例えば、アナログ回路を構成するｎチャネル型電界効果トランジスタＱｎ１ａのゲート絶縁膜ＧＯＸ１ａにおける「Ｈｉｇｈ－ｋ材料」の含有量は、デジタル回路を構成するｎチャネル型電界効果トランジスタＱｎ１ａのゲート絶縁膜ＧＯＸ１ｂにおける「Ｈｉｇｈ－ｋ材料」含有量よりも少なくすることが望ましい。以下に、この理由について説明する。

例えば、「フェルミレベルピニング」は、酸化シリコン膜からなるゲート絶縁膜に、ハフニウムやアルミニウムに代表される「Ｈｉｇｈ－ｋ材料」を添加すると、ゲート絶縁膜中に固定電荷（酸素空孔）が形成されることによって、ゲート絶縁膜とゲート電極との界面における電子の分布が変化して、フェルミレベルがシフトする現象として理解されている。すなわち、ゲート絶縁膜に「Ｈｉｇｈ－ｋ材料」を添加すると、固定電荷が形成される。そして、この固定電荷に電子が捕獲されたり離脱したりすることによって、電子の移動が生じることに起因して、電気的なノイズが発生する。したがって、ゲート絶縁膜に添加される「Ｈｉｇｈ－ｋ材料」が多くなればなるほど、ゲート絶縁膜中に形成される固定電荷の数が多くなる。このことは、ゲート絶縁膜に添加される「Ｈｉｇｈ－ｋ材料」が多くなればなるほど、電気的なノイズ成分が多くなることを意味する。

この点に関し、アナログ回路は、デジタル回路に比べてノイズの影響を受けやすい。特に、本実施の形態２では、アナログ回路を構成する電界効果トランジスタをＳＯＩ基板上に形成することにより、低電圧駆動を実現している。このことは、アナログ回路における信号成分が小さくなることを意味している。一方、低電圧駆動を実現しても、ノイズ成分は減少しないことから、Ｓ／Ｎ比（シグナル／ノイズ比）は小さくなる。そして、ゲート絶縁膜中に形成される固定電荷が多くなると、さらに、電気的なノイズ成分が多くなり、さらなるＳ／Ｎ比の低下を招くことになる。したがって、本実施の形態２では、アナログ回路を構成する電界効果トランジスタのしきい値電圧の低下を抑制するために、ゲート絶縁膜中に「Ｈｉｇｈ－ｋ材料」を添加する対策を取りながら、ゲート絶縁膜中に添加する「Ｈｉｇｈ－ｋ材料」を最小限としている。このことから、本実施の形態２では、アナログ回路を構成する電界効果トランジスタのゲート絶縁膜における「Ｈｉｇｈ－ｋ材料」の含有量を、デジタル回路を構成する電界効果トランジスタのゲート絶縁膜における「Ｈｉｇｈ－ｋ材料」含有量よりも少なくしているのである。これにより、アナログ回路を構成する電界効果トランジスタにおいては、Ｓ／Ｎ比の低下を抑制しながら、しきい値電圧の低下を抑制することができるという顕著な効果を得ることができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

前記実施の形態は、以下の形態を含む。

（付記１）
支持基板と、
前記支持基板上に形成された絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体層内に形成された第１ソース領域と、
前記半導体層内に形成され、かつ、前記第１ソース領域とは離間して形成された第１ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域とに挟まれた第１チャネル形成領域と、
前記第１チャネル形成領域上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
を有し、
前記第１ゲート絶縁膜と、前記第１ゲート電極と、前記第１チャネル形成領域と、前記第１ソース領域と、前記第１ドレイン領域とを含む第１電界効果トランジスタは、第１アナログ回路の構成要素であり、
前記第１アナログ回路は、少なくとも１つ以上の前記第１電界効果トランジスタを含み、
前記半導体層の厚さは、２ｎｍ以上、かつ、２４ｎｍ以下であり、
前記半導体層内に形成され、かつ、前記第１ソース領域と前記第１ドレイン領域とは離間して形成された第２ソース領域と、
前記半導体層内に形成され、かつ、前記第１ソース領域と前記第１ドレイン領域と前記第２ソース領域とは離間して形成された第２ドレイン領域と、
前記第２ソース領域と前記第２ドレイン領域とに挟まれた第２チャネル形成領域と、
前記第２チャネル形成領域上に形成され、かつ、前記第１ゲート絶縁膜とは離間して形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成され、かつ、前記第１ゲート電極とは離間して形成された第２ゲート電極と、
を有し、
前記第２ゲート絶縁膜と、前記第２ゲート電極と、前記第２チャネル形成領域と、前記第２ソース領域と、前記第２ドレイン領域とを含む第２電界効果トランジスタは、第１デジタル回路の構成要素である、半導体装置。

（付記２）
付記１に記載の半導体装置において、
前記第２チャネル形成領域内における導電型不純物の不純物濃度は、１×１０^１７／ｃｍ^３以下であり、
前記第１ゲート絶縁膜は、酸化シリコン膜よりも誘電率の高い材料を含み、
前記第２ゲート絶縁膜は、酸化シリコン膜から構成される、半導体装置。

（付記３）
付記１に記載の半導体装置において、
前記第２チャネル形成領域内における導電型不純物の不純物濃度は、１×１０^１７／ｃｍ^３以下であり、
前記第１ゲート絶縁膜は、酸化シリコン膜よりも誘電率の高い材料を含み、
前記第２ゲート絶縁膜は、酸化シリコン膜よりも誘電率の高い材料を含み、
前記第１ゲート絶縁膜における前記材料の含有量は、前記第２ゲート絶縁膜における前記材料の含有量よりも少ない、半導体装置。

（付記４）
支持基板と、
前記支持基板上に形成された絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体層内に形成された第１ソース領域と、
前記半導体層内に形成され、かつ、前記第１ソース領域とは離間して形成された第１ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域とに挟まれた第１チャネル形成領域と、
前記第１チャネル形成領域上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記半導体層内に形成され、かつ、前記第１ソース領域と前記第１ドレイン領域とは離間して形成された第２ソース領域と、
前記半導体層内に形成され、かつ、前記第１ソース領域と前記第１ドレイン領域と前記第２ソース領域とは離間して形成された第２ドレイン領域と、
前記第２ソース領域と前記第２ドレイン領域とに挟まれた第２チャネル形成領域と、
前記第２チャネル形成領域上に形成され、かつ、前記第１ゲート絶縁膜とは離間して形成されたた第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成され、かつ、前記第１ゲート電極とは離間して形成された第２ゲート電極と、
を有し、
前記第１ゲート絶縁膜と、前記第１ゲート電極と、前記第１チャネル形成領域と、前記第１ソース領域と、前記第１ドレイン領域とを含む第１電界効果トランジスタは、Ａ／Ｄコンバータのアナログ回路の構成要素であり、
前記第２ゲート絶縁膜と、前記第２ゲート電極と、前記第２チャネル形成領域と、前記第２ソース領域と、前記第２ドレイン領域とを含む第２電界効果トランジスタは、Ａ／Ｄコンバータのデジタル回路の構成要素であり、
前記半導体層の厚さは、２ｎｍ以上、かつ、２４ｎｍ以下である、半導体装置。

（付記５）
付記４に記載の半導体装置において、
前記第１電界効果トランジスタにおける前記第１ソース領域と前記第１ドレイン領域との間の絶縁耐圧は、前記第２電界効果トランジスタにおける前記第２ソース領域と前記第２ドレイン領域との間の絶縁耐圧よりも大きい、半導体装置。

（付記６）
付記４に記載の半導体装置において、
前記第１ゲート絶縁膜の膜厚は、前記第２ゲート絶縁膜の膜厚よりも厚い、半導体装置。

（付記７）
付記４に記載の半導体装置において、
前記第１ゲート電極のゲート長は、前記第２ゲート電極のゲート長よりも長い、半導体装置。

（付記８）
付記４に記載の半導体装置において、
前記第１ゲート電極を構成する第１導体膜は、前記第２ゲート電極を構成する第２導体膜と構成材料が異なる、半導体装置。

ＢＯＸ 埋め込み絶縁層
ＣＨ１ チャネル形成領域
ＣＨ２ チャネル形成領域
ＤＲ１ ドレイン領域
ＤＲ２ ドレイン領域
ＧＥ１ ゲート電極
ＧＥ２ ゲート電極
ＧＯＸ１ ゲート絶縁膜
ＧＯＸ２ ゲート絶縁膜
ＮＷＬ ｎ型ウェル
ＰＷＬ ｐ型ウェル
ＳＲ１ ソース領域
ＳＲ２ ソース領域
ＳＵＢ 支持基板

Claims (8)

1. 支持基板と、
   前記支持基板上に形成された絶縁層と、
   前記絶縁層上に形成された半導体層と、
   前記半導体層内に形成された第１ソース領域と、
   前記半導体層内に形成され、かつ、前記第１ソース領域とは離間して形成された第１ドレイン領域と、
   前記第１ソース領域と前記第１ドレイン領域とに挟まれた第１チャネル形成領域と、
   前記第１チャネル形成領域上に形成された第１ゲート絶縁膜と、
   前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
   前記半導体層内に形成され、かつ、前記第１ソース領域と前記第１ドレイン領域とは離間して形成された第２ソース領域と、
   前記半導体層内に形成され、かつ、前記第１ソース領域と前記第１ドレイン領域と前記第２ソース領域とは離間して形成された第２ドレイン領域と、
   前記第２ソース領域と前記第２ドレイン領域とに挟まれた第２チャネル形成領域と、
   前記第２チャネル形成領域上に形成され、かつ、前記第１ゲート絶縁膜とは離間して形成された第２ゲート絶縁膜と、
   前記第２ゲート絶縁膜上に形成され、かつ、前記第１ゲート電極とは離間して形成された第２ゲート電極と、
   を有し、
   前記第１ゲート絶縁膜と、前記第１ゲート電極と、前記第１チャネル形成領域と、前記第１ソース領域と、前記第１ドレイン領域とを含む第１電界効果トランジスタは、第１アナログ回路の構成要素であり、
   前記第２ゲート絶縁膜と、前記第２ゲート電極と、前記第２チャネル形成領域と、前記第２ソース領域と、前記第２ドレイン領域とを含む第２電界効果トランジスタは、第１デジタル回路の構成要素であり、
   前記第１アナログ回路は、少なくとも１つ以上の前記第１電界効果トランジスタを含み、
   前記半導体層の厚さは、２ｎｍ以上、かつ、２４ｎｍ以下である、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第２チャネル形成領域内における導電型不純物の不純物濃度は、１×１０^１７／ｃｍ^３以下であり、
   前記第１ゲート絶縁膜は、酸化シリコン膜よりも誘電率の高い材料を含み、
   前記第２ゲート絶縁膜は、酸化シリコン膜から構成される、半導体装置。
3. 請求項１に記載の半導体装置において、
   前記第２チャネル形成領域内における導電型不純物の不純物濃度は、１×１０^１７／ｃｍ^３以下であり、
   前記第１ゲート絶縁膜は、酸化シリコン膜よりも誘電率の高い材料を含み、
   前記第２ゲート絶縁膜は、酸化シリコン膜よりも誘電率の高い材料を含み、
   前記第１ゲート絶縁膜における前記材料の含有量は、前記第２ゲート絶縁膜における前記材料の含有量よりも少ない、半導体装置。
4. 支持基板と、
   前記支持基板上に形成された絶縁層と、
   前記絶縁層上に形成された半導体層と、
   前記半導体層内に形成された第１ソース領域と、
   前記半導体層内に形成され、かつ、前記第１ソース領域とは離間して形成された第１ドレイン領域と、
   前記第１ソース領域と前記第１ドレイン領域とに挟まれた第１チャネル形成領域と、
   前記第１チャネル形成領域上に形成された第１ゲート絶縁膜と、
   前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
   前記半導体層内に形成され、かつ、前記第１ソース領域と前記第１ドレイン領域とは離間して形成された第２ソース領域と、
   前記半導体層内に形成され、かつ、前記第１ソース領域と前記第１ドレイン領域と前記第２ソース領域とは離間して形成された第２ドレイン領域と、
   前記第２ソース領域と前記第２ドレイン領域とに挟まれた第２チャネル形成領域と、
   前記第２チャネル形成領域上に形成され、かつ、前記第１ゲート絶縁膜とは離間して形成されたた第２ゲート絶縁膜と、
   前記第２ゲート絶縁膜上に形成され、かつ、前記第１ゲート電極とは離間して形成された第２ゲート電極と、
   を有し、
   前記第１ゲート絶縁膜と、前記第１ゲート電極と、前記第１チャネル形成領域と、前記第１ソース領域と、前記第１ドレイン領域とを含む第１電界効果トランジスタは、Ａ／Ｄコンバータのアナログ回路の構成要素であり、
   前記第２ゲート絶縁膜と、前記第２ゲート電極と、前記第２チャネル形成領域と、前記第２ソース領域と、前記第２ドレイン領域とを含む第２電界効果トランジスタは、Ａ／Ｄコンバータのデジタル回路の構成要素であり、
   前記半導体層の厚さは、２ｎｍ以上、かつ、２４ｎｍ以下である、半導体装置。
5. 請求項４に記載の半導体装置において、
   前記第１電界効果トランジスタにおける前記第１ソース領域と前記第１ドレイン領域との間の絶縁耐圧は、前記第２電界効果トランジスタにおける前記第２ソース領域と前記第２ドレイン領域との間の絶縁耐圧よりも大きい、半導体装置。
6. 請求項４に記載の半導体装置において、
   前記第１ゲート絶縁膜の膜厚は、前記第２ゲート絶縁膜の膜厚よりも厚い、半導体装置。
7. 請求項４に記載の半導体装置において、
   前記第１ゲート電極のゲート長は、前記第２ゲート電極のゲート長よりも長い、半導体装置。
8. 請求項４に記載の半導体装置において、
   前記第１ゲート電極を構成する第１導体膜は、前記第２ゲート電極を構成する第２導体膜と構成材料が異なる、半導体装置。

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