JP5269913B2 - 高降伏電圧の二重ゲート半導体装置 - Google Patents
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Description
Vg1>しきい値電圧Vthと、
|Vg2−VPI|≒0(すなわち、Vg2−VPIの絶対値がほぼ0である)と
で表される。Vg1はゲート140における電圧であり、Vg2はP+ ゲート170における電圧であり、Vthはゲート140に対するしきい値電圧であり、VPIはN+ 領域162における電圧である。第1の動作モードでは、Vthよりも大きな電圧Vg1がゲート140に印加され、MOSゲートが“オン”状態となる。制御電圧Vg2がP+ ゲート170に印加されると、この制御電圧Vg2及びN+ 領域162の電圧VPI間の低電圧差で接合ゲートがバイアスされる。従って、P+ ゲート170は、電流の流れに対し低抵抗値Ronを呈する。第1の動作モードでは、半導体装置100がN+ ソース130とN+ ドレイン180との間に電流を流す。第2の動作モードでは、半導体装置100は電流を流さない。
Vg1>しきい値電圧Vthと、
|Vg2−VPI|≒0と
で表される。ここで、VPIはN+ 領域262における電圧である。この第1の動作モードでは、Vthよりも大きい電圧Vg1がゲート140に印加され、MOSゲートを“オン”状態とする。制御電圧Vg2はP+ ゲート170に印加される為、この制御電圧Vg2とN+ 領域262の電圧VPIとの間の低電位差により接合ゲートがバイアスされる。従って、P+ ゲート170は電流の流れに対し低抵抗値Ronを呈する。半導体装置200は、第1の動作モードで、N+ ソース130及びN+ ドレイン180間に電流を流す。この半導体装置200は、第2の動作モードでは、電流を流さない。
Vg1>しきい値電圧Vthと、
|Vg2−VPI|≒0と
で表される。ここで、VPIはN+ 領域360における電圧である。この第1の動作モードでは、Vthよりも大きい電圧Vg1がゲート140に印加され、MOSゲートを“オン”状態とする。制御電圧Vg2はP+ ゲート170に印加される為、この制御電圧Vg2とN+ 領域360の電圧VPIとの間の低電位差により接合ゲートがバイアスされる。従って、P+ ゲート170は電流の流れに対し低抵抗値Ronを呈する。半導体装置300は、第1の動作モードで、N+ ソース130及びN+ ドレイン180間に電流を流す。この半導体装置300は、第2の動作モードでは、電流を流さない。
Claims (18)
- 基板内に第1のドーパントを有するウェル領域を規定するステップと、
前記基板内であり、前記ウェル領域の外側に第2のドーパントを有するソース領域を、且つ、前記基板内であり、前記ウェル領域内に前記第2のドーパントを有するドレイン領域を規定するステップと、
前記基板内であり、前記ウェル領域内に第3のドーパントを有する第1のゲート領域を規定するステップと、
前記ソース領域と前記ウェル領域との間の前記基板上に誘電層を形成するステップと、
前記基板内であり、前記誘電層と前記第1のゲート領域との間であり、且つ前記ウェル領域内に前記第2のドーパントを有する第1のドープ領域を規定するステップと、
前記基板内であり、前記ウェル領域の外側であり、且つ前記誘電層と前記第1のドープ領域との間に前記第2のドーパントを有する第2のドープ領域を規定するステップと、
前記誘電層上に第1の導電層を形成するステップと、
前記基板上であり、前記第1及び第2のドープ領域との双方を接触させる第2の導電層を形成するステップと、
前記第1の導電層と前記第1のゲート領域との間を結合し、前記第1の導電層に印加されたバイアスの関数として前記第1のゲート領域をバイアスするように構成される制御回路を形成するステップと
を含む方法であって、
前記基板と前記第1のゲート領域との導電型は同じであり、
前記ウェル領域と、前記ソース領域と、前記ドレイン領域と、前記第1及び第2のドープ領域との導電型は前記基板の導電型と逆である
方法。 - 請求項1に記載の方法において、前記第1及び第2のドーパントは同じである方法。
- 請求項1に記載の方法において、前記制御回路を形成するステップは、キャパシタを形成するステップを含む方法。
- 請求項3に記載の方法において、前記キャパシタを形成するステップは、複数の積層金属層を形成するステップを含む方法。
- 基板と、
前記基板内に規定されたウェル領域と、
前記基板内であり、前記ウェル領域の外側に規定されたソース領域と、
前記基板内であり、前記ウェル領域内に規定されたドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記基板上であり、前記ウェル領域の外側に配置されたMOSゲートと、
前記基板内であり、前記ウェル領域内であり、且つ前記ドレイン領域と前記MOSゲートとの間に規定された接合ゲートと、
前記MOSゲートと前記接合ゲートとを結合する制御回路と
を備える二重ゲート半導体装置を提供するステップと、
ゲート閾値電圧よりも大きな第1の電圧を前記MOSゲートに印加し、且つ前記第1の電圧に依存する第2の電圧を前記接合ゲートに印加することと、前記ゲート閾値電圧よりも小さい第3の電圧を前記MOSゲートに印加し、且つ前記第3の電圧に依存する第4の電圧を前記接合ゲートに印加することとを切り替えるステップと
を含む方法であって、
前記基板と前記接合ゲートとの導電型は同じであり、
前記ウェル領域と、前記ソース領域と、前記ドレイン領域との導電型は前記基板の導電型と逆である
方法。 - 請求項5に記載の方法において、前記第1の電圧を前記MOSゲートに印加することと、前記第3の電圧を前記MOSゲートに印加することとを切り替える前記ステップは、無線周波数信号を印加するステップを含む方法。
- 基板と、
前記基板内に規定されたウェル領域と、
前記基板内であり、前記ウェル領域の外側に規定されたソース領域と、
前記基板内であり、前記ウェル領域内に規定されたドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記基板上であり、前記ウェル領域の外側に配置されたMOSゲートと、
前記MOSゲートに容量的に結合された接合ゲートであって、前記基板内であり、前記ウェル領域内であり、且つ前記ドレイン領域と前記MOSゲートとの間に規定された接合ゲートと、
を備える二重ゲート半導体装置を提供するステップと、
前記MOSゲートと前記接合ゲートとの双方に無線周波数信号を印加するステップと
を含む方法であって、
前記基板と前記接合ゲートとの導電型は同じであり、
前記ウェル領域と、前記ソース領域と、前記ドレイン領域との導電型は前記基板の導電型と逆である
方法。 - 基板と、
前記基板内に規定されたソース領域と、
前記基板上であり、前記ソース領域に隣接する前記基板内に規定されたチャネル領域の上方に配置された誘電層と、前記誘電層上に配置された導電ゲート層とを含む第1のゲートと、
前記基板内に規定されたウェル領域であって、当該ウェル領域内に規定されたドレイン領域と、前記ドレイン領域と前記第1のゲートとの間の前記ウェル領域内に規定された第2のゲートとを含むウェル領域と、
前記チャネル領域と前記ウェル領域との間の導電路であって、前記ウェル領域内の第1のドープ領域と、前記ウェル領域の外側であり、前記チャネル領域に隣接する第2のドープ領域と、前記基板上であり、前記第1及び第2のドープ領域の双方に接触して配置された導電層とを有する導電路と、
前記第1のゲートと前記第2のゲートとの間を結合し、前記第1のゲートに印加されたバイアスの関数として前記第2のゲートをバイアスするように構成される制御回路と
を備える装置であって、
前記基板と前記第2のゲートとの導電型は同じであり、
前記ウェル領域と、前記ソース領域と、前記ドレイン領域と、前記第1及び第2のドープ領域との導電型は前記基板の導電型と逆である
装置。 - 請求項8に記載の装置において、前記基板はPドーパントを有し、前記ソース及びドレイン領域の双方はNドーパントを有し、前記ウェル領域はNドーパントを有し、前記第2のゲートはPドーパントを有する装置。
- 請求項8に記載の装置において、前記制御回路はキャパシタを有する装置。
- 請求項8に記載の装置において、前記導電層はポリシリコンを含んでいる装置。
- 請求項8に記載の装置において、前記導電層は金属を含んでいる装置。
- 基板と、
前記基板内に規定されたソース領域と、
前記基板上であり、前記ソース領域に隣接する前記基板内に規定されたチャネル領域の上方に配置された誘電層と、前記誘電層上に配置された導電ゲート層とを含む第1のゲートと、
前記基板内に規定されたウェル領域であって、当該ウェル領域内に規定されたドレイン領域と、前記ドレイン領域と前記第1のゲートとの間の前記ウェル領域内に規定された第2のゲートとを含むウェル領域と、
前記チャネル領域と前記ウェル領域との間の導電路と、
前記第1のゲートと前記第2のゲートとの間に動作可能なように接続され、前記第1のゲートからの無線周波数信号を前記第2のゲートに供給するように構成される制御回路とを備える装置であって、
前記基板と前記第2のゲートとの導電型は同じであり、
前記ウェル領域と、前記ソース領域と、前記ドレイン領域との導電型は前記基板の導電型と逆である
装置。 - 請求項13に記載の装置において、前記制御回路はキャパシタを有する装置。
- 請求項13に記載の装置において、前記導電路は、前記ウェル領域内の第1のドープ領域と、前記ウェル領域の外側であり、前記チャネル領域及び前記第1のドープ領域に隣接する第2のドープ領域とを有する装置。
- 請求項13に記載の装置において、前記導電路は、前記チャネル領域に隣接する前記ウェル領域内の第1のドープ領域を有する装置。
- 請求項13に記載の装置において、前記導電路は、前記チャネル領域に隣接するウェル領域を有する装置。
- 請求項13に記載の装置において、前記基板はPドーパントを有し、前記ソース及びドレイン領域の双方はNドーパントを有し、前記ウェル領域はNドーパントを有し、前記第2のゲートはPドーパントを有する装置。
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