JPH10107214A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH10107214A JPH10107214A JP8294338A JP29433896A JPH10107214A JP H10107214 A JPH10107214 A JP H10107214A JP 8294338 A JP8294338 A JP 8294338A JP 29433896 A JP29433896 A JP 29433896A JP H10107214 A JPH10107214 A JP H10107214A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- junction
- fet
- gate
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 増幅率が高く、ノーマリーＯＦＦの機能を持
つ接合型ＦＥＴを提供する。 【構成】 接合型ＦＥＴのソース電極とグランド配線間
にＭＯＳ型、又はバイポーラー型トランジスタを接続
し、且っ、接合型ＦＥＴのゲート電極をグランド配線に
接続した。そして、信号をＭＯＳ型、又はバイポーラー
型トランジスタのゲート電極、又はベース電極へ入力し
た。
つ接合型ＦＥＴを提供する。 【構成】 接合型ＦＥＴのソース電極とグランド配線間
にＭＯＳ型、又はバイポーラー型トランジスタを接続
し、且っ、接合型ＦＥＴのゲート電極をグランド配線に
接続した。そして、信号をＭＯＳ型、又はバイポーラー
型トランジスタのゲート電極、又はベース電極へ入力し
た。
Description
［産業上の利用分野］この発明は、電子機器の信号処理
等に広く使用されている、接合型ＦＥＴに関する。
等に広く使用されている、接合型ＦＥＴに関する。
【０００１】［解決すべき課題］接合型ＦＥＴは、その
構造上、動作上の制約から、ノーマリーＯＦＦタイプを
製造する事が困難であり、その用途が限定されていた。
又、ＦＥＴ全般に付いて言える事であるが、ゲート駆動
電力の周波数依存性が強く、高い周波数では、その電力
消費が無視出来なくなる問題がある。
構造上、動作上の制約から、ノーマリーＯＦＦタイプを
製造する事が困難であり、その用途が限定されていた。
又、ＦＥＴ全般に付いて言える事であるが、ゲート駆動
電力の周波数依存性が強く、高い周波数では、その電力
消費が無視出来なくなる問題がある。
【０００２】［課題を解決する為の手段］この発明で
は、接合型ＦＥＴのソース電極とグランド電極の間にＭ
ＯＳ型又は、バイポーラー型トランジスタを接続し、且
っ、接合型ＦＥＴのゲート電極をグランド電極に接続
し、前記ＭＯＳ型又は、バイポーラー型トランジスタの
ゲート又はベース電極へ信号を入力する様にした。
は、接合型ＦＥＴのソース電極とグランド電極の間にＭ
ＯＳ型又は、バイポーラー型トランジスタを接続し、且
っ、接合型ＦＥＴのゲート電極をグランド電極に接続
し、前記ＭＯＳ型又は、バイポーラー型トランジスタの
ゲート又はベース電極へ信号を入力する様にした。
【０００３】［作用］従来の接合型ＦＥＴでは、ゲート
電極に信号が加わる前に、ドレイン電極に電圧が印加さ
れると、装置がＯＮ状態にあるので、短絡事故が発生す
る。この発明では、接合型ＦＥＴのドレイン電極に電圧
が印加されると、そのソース電極に接続されている、Ｍ
ＯＳ型又は、バイポーラー型トランジスタのドレイン又
はコレクター電極の電位が上昇する。その結果、接合型
ＦＥＴのソース電極の電位も上昇する。ソース電極の電
位が、敷居値電圧を超えると、接合型ＦＥＴはＯＦＦ状
態となり、短絡事故等を発生する事は無い。又、この発
明では、装置のゲインは、接合型ＦＥＴと、ＭＯＳ又
は、バイポーラー型トランジスタのゲインの積となるの
で、駆動電力が小さく、その電力消費も大幅に低減する
事が可能である。更に、前記ＭＯＳ又は、バイポーラー
型トランジスタは、その耐圧が、接合型ＦＥＴの敷居値
電圧程度あれば良いので、占有面積も小さく、装置の大
型化を引き起こす事は無い。
電極に信号が加わる前に、ドレイン電極に電圧が印加さ
れると、装置がＯＮ状態にあるので、短絡事故が発生す
る。この発明では、接合型ＦＥＴのドレイン電極に電圧
が印加されると、そのソース電極に接続されている、Ｍ
ＯＳ型又は、バイポーラー型トランジスタのドレイン又
はコレクター電極の電位が上昇する。その結果、接合型
ＦＥＴのソース電極の電位も上昇する。ソース電極の電
位が、敷居値電圧を超えると、接合型ＦＥＴはＯＦＦ状
態となり、短絡事故等を発生する事は無い。又、この発
明では、装置のゲインは、接合型ＦＥＴと、ＭＯＳ又
は、バイポーラー型トランジスタのゲインの積となるの
で、駆動電力が小さく、その電力消費も大幅に低減する
事が可能である。更に、前記ＭＯＳ又は、バイポーラー
型トランジスタは、その耐圧が、接合型ＦＥＴの敷居値
電圧程度あれば良いので、占有面積も小さく、装置の大
型化を引き起こす事は無い。
【０００４】［実施例］次に、この発明による半導体装
置の一実施例に付いて、図面を参照して説明する。［図
１］（ａ）は、この発明による、半導体装置の一実施例
の断面図である。図において、１、３及び５は、それぞ
れ、接合型ＦＥＴのドレイン電極、ゲート電極及びソー
ス電極であり、２，４，６及び１３は、それぞれ、接合
型ＦＥＴのドレイン、ゲート、ソース及びサブストレー
ト電極拡散層である。ここで、拡散層２，及び６は、高
い不純物濃度の第一の導電型を持つ拡散層であり、４は
高い不純物濃度の第二の導電型を持つ拡散層である。そ
して、８及び１０は、ＭＯＳ型ＦＥＴのゲート及びソー
ス電極である。ＭＯＳ型ＦＥＴのドレイン電極は、接合
型ＦＥＴのソース電極と共通になっている。７及び１１
は、ＭＯＳ型ＦＥＴの、ドレイン及びソース電極拡散層
であり、それぞれ、高い不純物濃度の第一の導電型を持
つ拡散層である。ここで、ＭＯＳ型ＦＥＴのドレイン拡
散層７は、接合型ＦＥＴのソース拡散層６で兼用する事
で、省略する事が可能である。又、９は、ＭＯＳ型ＦＥ
Ｔのゲート酸化膜であり、１５は中程度の不純物濃度の
第二の導電型を持つ拡散層からなるＭＯＳ型ＦＥＴのチ
ャンネル層を示している。そして、１２は、低い不純物
濃度の第一の導電型を持つ、接合型ＦＥＴのチャンネル
層を示し、１４は、電極部を除き、装置の表面全体を覆
って被着された、保護用酸化膜である。ここで、接合型
ＦＥＴのゲート電極３とＭＯＳ型ＦＥＴのソース電極１
０は、図示されていない、装置表面の他の部分で、金属
薄膜配線によって接続されている。特に必要がある場合
には、これら二つの電極は、それぞれ別々に取り出さ
れ、外部で接続しても同様に機能させる事が出来る。
置の一実施例に付いて、図面を参照して説明する。［図
１］（ａ）は、この発明による、半導体装置の一実施例
の断面図である。図において、１、３及び５は、それぞ
れ、接合型ＦＥＴのドレイン電極、ゲート電極及びソー
ス電極であり、２，４，６及び１３は、それぞれ、接合
型ＦＥＴのドレイン、ゲート、ソース及びサブストレー
ト電極拡散層である。ここで、拡散層２，及び６は、高
い不純物濃度の第一の導電型を持つ拡散層であり、４は
高い不純物濃度の第二の導電型を持つ拡散層である。そ
して、８及び１０は、ＭＯＳ型ＦＥＴのゲート及びソー
ス電極である。ＭＯＳ型ＦＥＴのドレイン電極は、接合
型ＦＥＴのソース電極と共通になっている。７及び１１
は、ＭＯＳ型ＦＥＴの、ドレイン及びソース電極拡散層
であり、それぞれ、高い不純物濃度の第一の導電型を持
つ拡散層である。ここで、ＭＯＳ型ＦＥＴのドレイン拡
散層７は、接合型ＦＥＴのソース拡散層６で兼用する事
で、省略する事が可能である。又、９は、ＭＯＳ型ＦＥ
Ｔのゲート酸化膜であり、１５は中程度の不純物濃度の
第二の導電型を持つ拡散層からなるＭＯＳ型ＦＥＴのチ
ャンネル層を示している。そして、１２は、低い不純物
濃度の第一の導電型を持つ、接合型ＦＥＴのチャンネル
層を示し、１４は、電極部を除き、装置の表面全体を覆
って被着された、保護用酸化膜である。ここで、接合型
ＦＥＴのゲート電極３とＭＯＳ型ＦＥＴのソース電極１
０は、図示されていない、装置表面の他の部分で、金属
薄膜配線によって接続されている。特に必要がある場合
には、これら二つの電極は、それぞれ別々に取り出さ
れ、外部で接続しても同様に機能させる事が出来る。
【０００５】［図１］（ｂ）は、縦型の接合型ＦＥＴに
この発明を適用した場合の一実施例である。この場合に
は、ドレイン電極が、半導体基板の底部から取り出さ
れ、ゲート電極及びソース電極が複数設けられる。又、
サブストレート電極は用いられない。
この発明を適用した場合の一実施例である。この場合に
は、ドレイン電極が、半導体基板の底部から取り出さ
れ、ゲート電極及びソース電極が複数設けられる。又、
サブストレート電極は用いられない。
【０００６】［図１］（ｃ）は、バイポーラートランジ
スタが用いられた場合の実施例を示す断面図である。図
において、１６及び１８は、バイポーラートランジスタ
のエミッター電極及びベース電極であり、１７，１９及
び２０は、それぞれ、エミッター、ベース及びコレクタ
ー拡散層を示している。コレクター拡散層は、接合型Ｆ
ＥＴのソース電極に接続され、電極は共通である。又、
エミッター電極は、図示されていない、金属薄膜配線に
より、接合型ＦＥＴのゲート電極に接続されている。こ
の実施例では、縦型のバイポーラートランジスタが用い
られた場合に付いて説明したが、横型トランジスタのに
付いても同様に機能させる事が出来る。
スタが用いられた場合の実施例を示す断面図である。図
において、１６及び１８は、バイポーラートランジスタ
のエミッター電極及びベース電極であり、１７，１９及
び２０は、それぞれ、エミッター、ベース及びコレクタ
ー拡散層を示している。コレクター拡散層は、接合型Ｆ
ＥＴのソース電極に接続され、電極は共通である。又、
エミッター電極は、図示されていない、金属薄膜配線に
より、接合型ＦＥＴのゲート電極に接続されている。こ
の実施例では、縦型のバイポーラートランジスタが用い
られた場合に付いて説明したが、横型トランジスタのに
付いても同様に機能させる事が出来る。
【０００８】これまでの説明は、接合型ＦＥＴとＭＯＳ
又は、バイポボーラートランジスタが同一半導体基板上
に作り込まれた場合について説明したが、個別の接合型
ＦＥＴと、個別のＭＯＳまたはバイポーラートランジス
タを組み合わせ、混成ＩＣとしても同様に機能する事は
言うまでも無い。［図２］にその場合の回路図を示す。
図において、３０，３２及び３４は、それぞれ、接合型
ＦＥＴのドレイン電極、ＭＯＳ型ＦＥＴのソース及びゲ
ート電極を示し、３１及び３３は接合型ＦＥＴ及びＭＯ
Ｓ型ＦＥＴを示している。また、接合型ＦＥＴのゲート
電極は、ＭＯＳ型ＦＥＴのソース電極に接続される。
又は、バイポボーラートランジスタが同一半導体基板上
に作り込まれた場合について説明したが、個別の接合型
ＦＥＴと、個別のＭＯＳまたはバイポーラートランジス
タを組み合わせ、混成ＩＣとしても同様に機能する事は
言うまでも無い。［図２］にその場合の回路図を示す。
図において、３０，３２及び３４は、それぞれ、接合型
ＦＥＴのドレイン電極、ＭＯＳ型ＦＥＴのソース及びゲ
ート電極を示し、３１及び３３は接合型ＦＥＴ及びＭＯ
Ｓ型ＦＥＴを示している。また、接合型ＦＥＴのゲート
電極は、ＭＯＳ型ＦＥＴのソース電極に接続される。
【０００８】［効果］以上、詳述した様に、比較的簡単
な構造で、高い増幅率を持ち、且つ、ノーマリーＯＦＦ
の機能を持つ接合型ＦＥＴを実現する事が出来る。
な構造で、高い増幅率を持ち、且つ、ノーマリーＯＦＦ
の機能を持つ接合型ＦＥＴを実現する事が出来る。
【図１】（ａ）は、横型の接合型ＦＥＴとＭＯＳ型ＦＥ
Ｔを用いた実施例の断面図である。
Ｔを用いた実施例の断面図である。
【図１】（ｂ）は、縦型の接合型ＦＥＴとＭＯＳ型ＦＥ
Ｔを用いた実施例の断面図である。
Ｔを用いた実施例の断面図である。
【図１】（ｃ）は、横型の接合型ＦＥＴとバイポーラー
トランジスタを用いた実施例の断面図である。
トランジスタを用いた実施例の断面図である。
【図２】は、この発明による一実施例の回路図である。
１，３０ 接合型ＦＥＴのドレイン電極 ２ 同上拡散層 ３ 接合型ＦＥＴのゲート電極 ４ 同上拡散層 ５ 接合型ＦＥＴのソース電極 ６ 同上拡散層 ７ ＭＯＳ型ＦＥＴのドレイン電極拡散
層 ８，３４ ＭＯＳ型ＦＥＴのゲート電極 ９ ＭＯＳ型ＦＥＴのゲート酸化膜 １０，３２ ＭＯＳ型ＦＥＴのソース電極 １１ 同上拡散層 １２ 接合型ＦＥＴのチャンネル層 １３ 接合型ＦＥＴのサブストレート電極
拡散層 １４ 保護用酸化膜 １５ ＭＯＳ型ＦＥＴのチャンネル層 １６ バイポーラートランジスタのエミッ
ター電極 １７ 同上拡散層 １８ バイポーラートランジスタのベース
電極 １９ 同上拡散層 ２０ バイポーラートランジスタのコレク
ター拡散層 ３１ 接合型ＦＥＴ ３３ ＭＯＳ型ＦＥＴ
層 ８，３４ ＭＯＳ型ＦＥＴのゲート電極 ９ ＭＯＳ型ＦＥＴのゲート酸化膜 １０，３２ ＭＯＳ型ＦＥＴのソース電極 １１ 同上拡散層 １２ 接合型ＦＥＴのチャンネル層 １３ 接合型ＦＥＴのサブストレート電極
拡散層 １４ 保護用酸化膜 １５ ＭＯＳ型ＦＥＴのチャンネル層 １６ バイポーラートランジスタのエミッ
ター電極 １７ 同上拡散層 １８ バイポーラートランジスタのベース
電極 １９ 同上拡散層 ２０ バイポーラートランジスタのコレク
ター拡散層 ３１ 接合型ＦＥＴ ３３ ＭＯＳ型ＦＥＴ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年５月１５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】（ａ）は、横型のＪＦＥＴとＭＯＳＦＥＴを用
いた場合の部分断面図である。（ｂ）は縦型のＪＦＥＴ
とＭＯＳＦＥＴを用いた場合の部分断面図である。
（ｃ）は横型のＪＦＥＴとバイポーラートランジスタを
用いた場合の部分断面図である。
いた場合の部分断面図である。（ｂ）は縦型のＪＦＥＴ
とＭＯＳＦＥＴを用いた場合の部分断面図である。
（ｃ）は横型のＪＦＥＴとバイポーラートランジスタを
用いた場合の部分断面図である。
【図２】は、この発明による一実施例の回路図である。
【符合の説明】 １、３０ 接合型ＦＥＴのドレイン電極 ２ 同上拡散層 ３ 接合型ＦＥＴのゲート電極 ４ 接合型ＦＥＴの拡散層 ５ 接合型ＦＥＴのソース電極 ６ 同上拡散層 ７ ＭＯＳ型ＦＥＴのドレン電極
拡散層 ８，３４ ＭＯＳ型．ＦＥＴのゲート電
極 ９ ＭＯＳ型ＦＥＴのゲート酸化
膜 １０，３２ ＭＯＳ型ＦＥＴのソース電極 １１ 同上拡散層 １２ 接合型ＦＥＴのチャンネル層 １３ 接合型ＦＥＴのサブストレー
ト電極拡散層 １４ 保護用酸化膜 １５ ＭＯＳ型ＦＥＴのチャンネル
層 １６ バイポーラートランジスタの
ベース電極 １７ 同上拡散層 １８ バイポーラートランジスタの
ベース電極 １９ 同上拡散層 ２０ バイポーラートランジスタの
コレクター拡散層 ３１ 接合型ＦＥＴ ３３ ＭＯＳ型ＦＥＴ
拡散層 ８，３４ ＭＯＳ型．ＦＥＴのゲート電
極 ９ ＭＯＳ型ＦＥＴのゲート酸化
膜 １０，３２ ＭＯＳ型ＦＥＴのソース電極 １１ 同上拡散層 １２ 接合型ＦＥＴのチャンネル層 １３ 接合型ＦＥＴのサブストレー
ト電極拡散層 １４ 保護用酸化膜 １５ ＭＯＳ型ＦＥＴのチャンネル
層 １６ バイポーラートランジスタの
ベース電極 １７ 同上拡散層 １８ バイポーラートランジスタの
ベース電極 １９ 同上拡散層 ２０ バイポーラートランジスタの
コレクター拡散層 ３１ 接合型ＦＥＴ ３３ ＭＯＳ型ＦＥＴ
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
Claims (1)
- 【請求項１】 接合型ＦＥＴのソース電極とグランド電
極の間に、ＭＯＳ型ＦＥＴ又は，バイポーラー型トラン
ジスタを接続し、前記ＭＯＳ型ＦＥＴ又は，バイポーラ
ー型トランジスタのゲート電極又はベース電極から信号
を入力する事を特徴とする、半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8294338A JPH10107214A (ja) | 1996-10-01 | 1996-10-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8294338A JPH10107214A (ja) | 1996-10-01 | 1996-10-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107214A true JPH10107214A (ja) | 1998-04-24 |
Family
ID=17806417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8294338A Pending JPH10107214A (ja) | 1996-10-01 | 1996-10-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10107214A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076020A (ja) * | 2000-08-31 | 2002-03-15 | Sumitomo Electric Ind Ltd | 半導体装置 |
| JP2005191052A (ja) * | 2003-12-24 | 2005-07-14 | Sumitomo Electric Ind Ltd | 半導体装置および半導体装置の製造方法 |
| EP2248181A1 (en) * | 2008-02-13 | 2010-11-10 | Acco Semiconductor, Inc | High breakdown voltage double-gate semiconductor device |
| JP2011517511A (ja) * | 2008-04-04 | 2011-06-09 | − ハカン エクルンド、クラス | 第１絶縁ゲート電界効果トランジスタが第２電界効果トランジスタと直列に接続された半導体デバイス |
| EP2422447A1 (en) * | 2009-04-22 | 2012-02-29 | Acco Semiconductor, Inc. | Electronic circuits including a mosfet and a dual-gate jfet |
| JP2012212934A (ja) * | 2004-12-01 | 2012-11-01 | Ss Sc Ip Llc | ワイドバンドギャップ半導体における常時オフ集積ｊｆｅｔ電源スイッチおよび作成方法 |
| WO2013021721A1 (ja) * | 2011-08-05 | 2013-02-14 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
| US8731485B2 (en) | 2010-04-30 | 2014-05-20 | Acco Semiconductor, Inc. | RF switches |
| US8785987B2 (en) | 2005-10-12 | 2014-07-22 | Acco | IGFET device having an RF capability |
| US8928410B2 (en) | 2008-02-13 | 2015-01-06 | Acco Semiconductor, Inc. | Electronic circuits including a MOSFET and a dual-gate JFET |
| US9240402B2 (en) | 2008-02-13 | 2016-01-19 | Acco Semiconductor, Inc. | Electronic circuits including a MOSFET and a dual-gate JFET |
| JP2017092473A (ja) * | 2015-11-10 | 2017-05-25 | アナログ デバイシス グローバル | 過電圧保護装置および過電圧保護装置と組み合わせたガルバニックアイソレータ |
| JP2019532499A (ja) * | 2016-08-31 | 2019-11-07 | 無錫華潤上華科技有限公司Ｃｓｍｃｔｅｃｈｎｏｌｏｇｉｅｓ Ｆａｂ２ Ｃｏ．， Ｌｔｄ． | 接合電界効果トランジスタと統合されたデバイスおよび該デバイスを製造するための方法 |
-
1996
- 1996-10-01 JP JP8294338A patent/JPH10107214A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076020A (ja) * | 2000-08-31 | 2002-03-15 | Sumitomo Electric Ind Ltd | 半導体装置 |
| JP2005191052A (ja) * | 2003-12-24 | 2005-07-14 | Sumitomo Electric Ind Ltd | 半導体装置および半導体装置の製造方法 |
| JP2012212934A (ja) * | 2004-12-01 | 2012-11-01 | Ss Sc Ip Llc | ワイドバンドギャップ半導体における常時オフ集積ｊｆｅｔ電源スイッチおよび作成方法 |
| US8785987B2 (en) | 2005-10-12 | 2014-07-22 | Acco | IGFET device having an RF capability |
| US9240402B2 (en) | 2008-02-13 | 2016-01-19 | Acco Semiconductor, Inc. | Electronic circuits including a MOSFET and a dual-gate JFET |
| JP2011512042A (ja) * | 2008-02-13 | 2011-04-14 | アコ セミコンダクター インコーポレーテッド | 高降伏電圧の二重ゲート半導体装置 |
| EP2248181A4 (en) * | 2008-02-13 | 2013-02-27 | Acco Semiconductor Inc | DUAL-GRID, HIGH-CLAMP VOLTAGE SEMICONDUCTOR DEVICE |
| US8928410B2 (en) | 2008-02-13 | 2015-01-06 | Acco Semiconductor, Inc. | Electronic circuits including a MOSFET and a dual-gate JFET |
| EP2248181A1 (en) * | 2008-02-13 | 2010-11-10 | Acco Semiconductor, Inc | High breakdown voltage double-gate semiconductor device |
| JP2011517511A (ja) * | 2008-04-04 | 2011-06-09 | − ハカン エクルンド、クラス | 第１絶縁ゲート電界効果トランジスタが第２電界効果トランジスタと直列に接続された半導体デバイス |
| EP2422447A1 (en) * | 2009-04-22 | 2012-02-29 | Acco Semiconductor, Inc. | Electronic circuits including a mosfet and a dual-gate jfet |
| JP2012525003A (ja) * | 2009-04-22 | 2012-10-18 | アッコ セミコンダクター インコーポレイテッド | Ｍｏｓｆｅｔ及びデュアルゲートｊｆｅｔを含む電子回路 |
| EP2422447B1 (en) * | 2009-04-22 | 2014-11-05 | Acco Semiconductor, Inc. | Electronic circuits including a mosfet and a dual-gate jfet |
| US8731485B2 (en) | 2010-04-30 | 2014-05-20 | Acco Semiconductor, Inc. | RF switches |
| WO2013021721A1 (ja) * | 2011-08-05 | 2013-02-14 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
| US8766278B2 (en) | 2011-08-05 | 2014-07-01 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor device |
| JP2013038149A (ja) * | 2011-08-05 | 2013-02-21 | Sumitomo Electric Ind Ltd | 炭化珪素半導体装置 |
| JP2017092473A (ja) * | 2015-11-10 | 2017-05-25 | アナログ デバイシス グローバル | 過電圧保護装置および過電圧保護装置と組み合わせたガルバニックアイソレータ |
| JP2019532499A (ja) * | 2016-08-31 | 2019-11-07 | 無錫華潤上華科技有限公司Ｃｓｍｃｔｅｃｈｎｏｌｏｇｉｅｓ Ｆａｂ２ Ｃｏ．， Ｌｔｄ． | 接合電界効果トランジスタと統合されたデバイスおよび該デバイスを製造するための方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10107214A (ja) | 半導体装置 | |
| EP0805499A3 (en) | High withstand voltage M I S field effect transistor and semiconductor integrated circuit | |
| US5973366A (en) | High voltage integrated circuit | |
| JP2003152184A (ja) | 絶縁性基板上の電界効果トランジスタおよびその集積回路 | |
| JPS63278375A (ja) | 半導体集積回路装置 | |
| JP3185441B2 (ja) | 高周波高出力電界効果トランジスタ | |
| JPH11168099A (ja) | 半導体装置 | |
| JP3402043B2 (ja) | 電界効果トランジスタ | |
| JPH0212972A (ja) | デユアルゲートガリウム砒素電力用金属半導体電界効果トランジスタ | |
| EP0104754B1 (en) | Metal insulator semiconductor device with source region connected to a reference voltage | |
| EP0967651A3 (en) | Semiconductor memory with capacitor dielectric | |
| JPS5937858B2 (ja) | 半導体装置およびその製法 | |
| JPH10242454A (ja) | 半導体装置 | |
| JP3217552B2 (ja) | 横型高耐圧半導体素子 | |
| JP3248791B2 (ja) | 半導体装置 | |
| JPH07153951A (ja) | 複合型半導体素子およびその製造方法 | |
| US7242061B2 (en) | Semiconductor device | |
| JPH0212016B2 (ja) | ||
| JP2003249644A (ja) | 横型パワーｍｏｓ−ｆｅｔ | |
| JP3279281B2 (ja) | 半導体集積回路装置 | |
| JPH07115126A (ja) | 半導体集積回路装置 | |
| JPS59119045U (ja) | 高出力高周波トランジスタ | |
| JPS61276250A (ja) | 半導体装置 | |
| JPH10308496A (ja) | 半導体装置 | |
| JPH0555369A (ja) | 半導体集積装置 |