JP2003249644A - 横型パワーｍｏｓ−ｆｅｔ - Google Patents
横型パワーｍｏｓ−ｆｅｔInfo
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- JP2003249644A JP2003249644A JP2002048863A JP2002048863A JP2003249644A JP 2003249644 A JP2003249644 A JP 2003249644A JP 2002048863 A JP2002048863 A JP 2002048863A JP 2002048863 A JP2002048863 A JP 2002048863A JP 2003249644 A JP2003249644 A JP 2003249644A
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Abstract
(57)【要約】
【課題】 従来の横型パワーＭＯＳ−ＦＥＴ３０はｎ−
オフセットドレイン層３８のおかげでゲート電極４２端
直下Ａ部に電界が集中しにくくなったが、さらに耐圧を
上げようとすると代りにｎ＋ドレイン層３９端Ｂ部に電
界が集中しやすくなり、ここでソース〜ドレイン間耐圧
ＢＶｄｓｓが制限されるようになった。 【解決手段】 本発明の横型パワーＭＯＳ−ＦＥＴでは
ｎディープドレイン層を設けたため、ゲート電極２３端
直下Ａ部のみならずｎ＋ドレイン層２０端Ｂ部にも電界
が集中しないようになった。そのため従来ｎ＋ドレイン
層２０端Ｂ部で起きていた電界降伏が起きにくくなりド
レイン〜ソース間耐圧ＢＶｄｓｓが従来より高くなっ
た。
オフセットドレイン層３８のおかげでゲート電極４２端
直下Ａ部に電界が集中しにくくなったが、さらに耐圧を
上げようとすると代りにｎ＋ドレイン層３９端Ｂ部に電
界が集中しやすくなり、ここでソース〜ドレイン間耐圧
ＢＶｄｓｓが制限されるようになった。 【解決手段】 本発明の横型パワーＭＯＳ−ＦＥＴでは
ｎディープドレイン層を設けたため、ゲート電極２３端
直下Ａ部のみならずｎ＋ドレイン層２０端Ｂ部にも電界
が集中しないようになった。そのため従来ｎ＋ドレイン
層２０端Ｂ部で起きていた電界降伏が起きにくくなりド
レイン〜ソース間耐圧ＢＶｄｓｓが従来より高くなっ
た。
Description
【０００１】
【発明の属する技術分野】本発明は横型パワーＭＯＳ−
ＦＥＴの高耐圧化構造に関する。
ＦＥＴの高耐圧化構造に関する。
【０００２】
【従来の技術】多数の抵抗、コンデンサー、トランジス
ターなどをモノリシック基板に集積した集積回路（Ｉ
Ｃ）の中で、高耐圧素子を含むものはパワーＩＣと呼ば
れる。パワーＩＣの出力段のＭＯＳ−ＦＥＴには高いド
レイン耐圧ＢＶｄｓｓと低いオン抵抗Ｒｏｎが要求され
る。
ターなどをモノリシック基板に集積した集積回路（Ｉ
Ｃ）の中で、高耐圧素子を含むものはパワーＩＣと呼ば
れる。パワーＩＣの出力段のＭＯＳ−ＦＥＴには高いド
レイン耐圧ＢＶｄｓｓと低いオン抵抗Ｒｏｎが要求され
る。
【０００３】ここで従来の横型パワーＭＯＳ−ＦＥＴ３
０の断面構造を図２により説明する。ｐ＋サブストレー
ト３１上に高抵抗のｐ−エピタクシャル層３２が形成さ
れている。ｐ−エピタクシャル層３２内のソース側には
ｐベース層３３および低抵抗のｐ＋ベース層３４が形成
されている。ｐベース層３３およびｐ＋ベース層３４内
には浅いｎ＋ソース拡散層３５と深いｎ＋ソース層３６
が形成されている。ｎ＋ソース層３６およびｐ＋ベース
層３４に接してソース電極３７が設けられている。ｐ−
エピタクシャル層３２内のドレイン側には浅いｎ−オフ
セットドレイン層３８が形成され、そのｎ−オフセット
ドレイン層３８の中には深いｎ＋ドレイン層３９が形成
されている。ｎ＋ドレイン層３９に接してドレイン電極
４０が設けられている。またｎ＋ドレイン層３９とｎ＋
ソース層３６にはさまれた領域上にはゲート酸化膜４１
を介してゲート電極４２が設けられている。ゲート電極
４２は絶縁膜４３により保護されている。
０の断面構造を図２により説明する。ｐ＋サブストレー
ト３１上に高抵抗のｐ−エピタクシャル層３２が形成さ
れている。ｐ−エピタクシャル層３２内のソース側には
ｐベース層３３および低抵抗のｐ＋ベース層３４が形成
されている。ｐベース層３３およびｐ＋ベース層３４内
には浅いｎ＋ソース拡散層３５と深いｎ＋ソース層３６
が形成されている。ｎ＋ソース層３６およびｐ＋ベース
層３４に接してソース電極３７が設けられている。ｐ−
エピタクシャル層３２内のドレイン側には浅いｎ−オフ
セットドレイン層３８が形成され、そのｎ−オフセット
ドレイン層３８の中には深いｎ＋ドレイン層３９が形成
されている。ｎ＋ドレイン層３９に接してドレイン電極
４０が設けられている。またｎ＋ドレイン層３９とｎ＋
ソース層３６にはさまれた領域上にはゲート酸化膜４１
を介してゲート電極４２が設けられている。ゲート電極
４２は絶縁膜４３により保護されている。
【０００４】この構造の横型パワーＭＯＳ−ＦＥＴ３０
のメリットは、ｎ−オフセットドレイン層３８によりゲ
ート電極４２端直下Ａ部に電界が集中しにくくなるため
通常の横型パワーＭＯＳ−ＦＥＴにくらべてソース〜ド
レイン間の耐圧ＢＶｄｓｓが高くなることである。
のメリットは、ｎ−オフセットドレイン層３８によりゲ
ート電極４２端直下Ａ部に電界が集中しにくくなるため
通常の横型パワーＭＯＳ−ＦＥＴにくらべてソース〜ド
レイン間の耐圧ＢＶｄｓｓが高くなることである。
【０００５】なお本明細書では１０のｋ乗を１０Ｅｋと
表記する。
表記する。
【０００６】
【発明が解決しようとする課題】従来の横型パワーＭＯ
Ｓ−ＦＥＴ３０では、ｎ−オフセットドレイン層３８の
おかげでゲート電極４２端直下Ａ部に電界が集中しにく
くなったことは良いが、さらに耐圧を上げようとする
と、代りにｎ＋ドレイン層３９端Ｂ部に電界が集中しや
すくなり、ここでソース〜ドレイン間耐圧ＢＶｄｓｓが
制限されるようになった。このため従来の横型パワーＭ
ＯＳ−ＦＥＴ３０は、ドレイン耐圧ＢＶｄｓｓはたとえ
ば６０Ｖが限界であった。
Ｓ−ＦＥＴ３０では、ｎ−オフセットドレイン層３８の
おかげでゲート電極４２端直下Ａ部に電界が集中しにく
くなったことは良いが、さらに耐圧を上げようとする
と、代りにｎ＋ドレイン層３９端Ｂ部に電界が集中しや
すくなり、ここでソース〜ドレイン間耐圧ＢＶｄｓｓが
制限されるようになった。このため従来の横型パワーＭ
ＯＳ−ＦＥＴ３０は、ドレイン耐圧ＢＶｄｓｓはたとえ
ば６０Ｖが限界であった。
【０００７】本発明の目的はゲート電極４２端直下Ａ部
にもｎ＋ドレイン層３９端Ｂ部にも電界が集中しないよ
うな構造にして、横型パワーＭＯＳ−ＦＥＴの耐圧を高
くすることである。
にもｎ＋ドレイン層３９端Ｂ部にも電界が集中しないよ
うな構造にして、横型パワーＭＯＳ−ＦＥＴの耐圧を高
くすることである。
【０００８】
【課題を解決するための手段】本発明の横型パワーＭＯ
Ｓ−ＦＥＴでは、ｎ＋ドレイン層の周辺に、従来は無か
ったｎディープドレイン層を設けた。詳しくいうとドレ
イン側は、ｐ−エピタクシャル層内にまず本発明のｎデ
ィープドレイン層を非常に深く形成し、次に浅くｎ−オ
フセットドレイン層を形成し、最後にｎディープドレイ
ン層の中にｎ＋ドレイン層を深く形成する。
Ｓ−ＦＥＴでは、ｎ＋ドレイン層の周辺に、従来は無か
ったｎディープドレイン層を設けた。詳しくいうとドレ
イン側は、ｐ−エピタクシャル層内にまず本発明のｎデ
ィープドレイン層を非常に深く形成し、次に浅くｎ−オ
フセットドレイン層を形成し、最後にｎディープドレイ
ン層の中にｎ＋ドレイン層を深く形成する。
【０００９】本発明の横型パワーＭＯＳ−ＦＥＴではｎ
ディープドレイン層を設けたため、ゲート電極端直下Ａ
部のみならずｎ＋ドレイン層端Ｂ部にも電界が集中しな
いようになった。その結果従来ｎ＋ドレイン層端Ｂ部で
起きていた電界降伏が起きにくくなりドレイン〜ソース
間耐圧ＢＶｄｓｓが従来より高くなった。
ディープドレイン層を設けたため、ゲート電極端直下Ａ
部のみならずｎ＋ドレイン層端Ｂ部にも電界が集中しな
いようになった。その結果従来ｎ＋ドレイン層端Ｂ部で
起きていた電界降伏が起きにくくなりドレイン〜ソース
間耐圧ＢＶｄｓｓが従来より高くなった。
【００１０】ｎディープドレイン層の深さはｐ＋サブス
トレートに達しない深さであり、不純物濃度はゲート端
Ａ部に電界が集中するのを防ぐ濃度にする。
トレートに達しない深さであり、不純物濃度はゲート端
Ａ部に電界が集中するのを防ぐ濃度にする。
【００１１】本発明のもう一つのメリットはソース〜ド
レイン間の耐圧ＢＶｄｓｓが従来品より高くなったにも
かかわらず、オン抵抗Ｒｏｎは従来品と変わらないこと
である。
レイン間の耐圧ＢＶｄｓｓが従来品より高くなったにも
かかわらず、オン抵抗Ｒｏｎは従来品と変わらないこと
である。
【００１２】請求項１記載の発明はｎチャンネルＭＯＳ
−ＦＥＴで、ｐ＋サブストレート上にｐ−エピタクシャ
ル層が形成され、ｐ−エピタクシャル層内のソース側に
ｐベース層および低抵抗のｐ＋ベース層が形成され、ｐ
ベース層およびｐ＋ベース層内に浅いｎ＋ソース拡散層
が形成され、ｐ＋ベース層内に深いｎ＋ソース層が形成
され、ｎ＋ソース層およびｐ＋ベース層に接してソース
電極が設けられ、ｐ−エピタクシャル層内のドレイン側
に非常に深いｎディープドレイン層と浅いｎ−オフセッ
トドレイン層が形成され、非常に深いｎディープドレイ
ン層内に深いｎ＋ドレイン層が形成され、ｎ＋ドレイン
層に接してドレイン電極が設けられ、ｎ＋ドレイン層と
前記ｎ＋ソース層にはさまれた領域上にゲート酸化膜を
介してゲート電極が設けられたことを特徴とする横型パ
ワーＭＯＳ−ＦＥＴである。
−ＦＥＴで、ｐ＋サブストレート上にｐ−エピタクシャ
ル層が形成され、ｐ−エピタクシャル層内のソース側に
ｐベース層および低抵抗のｐ＋ベース層が形成され、ｐ
ベース層およびｐ＋ベース層内に浅いｎ＋ソース拡散層
が形成され、ｐ＋ベース層内に深いｎ＋ソース層が形成
され、ｎ＋ソース層およびｐ＋ベース層に接してソース
電極が設けられ、ｐ−エピタクシャル層内のドレイン側
に非常に深いｎディープドレイン層と浅いｎ−オフセッ
トドレイン層が形成され、非常に深いｎディープドレイ
ン層内に深いｎ＋ドレイン層が形成され、ｎ＋ドレイン
層に接してドレイン電極が設けられ、ｎ＋ドレイン層と
前記ｎ＋ソース層にはさまれた領域上にゲート酸化膜を
介してゲート電極が設けられたことを特徴とする横型パ
ワーＭＯＳ−ＦＥＴである。
【００１３】請求項２記載の発明はｐチャンネルＭＯＳ
−ＦＥＴで、ｎ＋サブストレート上にｎ−エピタクシャ
ル層が形成され、ｎ−エピタクシャル層内のソース側に
ｎベース層および低抵抗のｎ＋ベース層が形成され、ｎ
ベース層およびｎ＋ベース層内に浅いｐ＋ソース拡散層
が形成され、ｎ＋ベース層内に深いｐ＋ソース層が形成
され、ｐ＋ソース層およびｎ＋ベース層に接してソース
電極が設けられ、ｎ−エピタクシャル層内のドレイン側
に非常に深いｐディープドレイン層と浅いｐ−オフセッ
トドレイン層が形成され、非常に深いｐディープドレイ
ン層内に深いｐ＋ドレイン層が形成され、ｐ＋ドレイン
層に接してドレイン電極が設けられ、ｐ＋ドレイン層と
ｐ＋ソース層にはさまれた領域上にゲート酸化膜を介し
てゲート電極が設けられたことを特徴とする横型パワー
ＭＯＳ−ＦＥＴである。
−ＦＥＴで、ｎ＋サブストレート上にｎ−エピタクシャ
ル層が形成され、ｎ−エピタクシャル層内のソース側に
ｎベース層および低抵抗のｎ＋ベース層が形成され、ｎ
ベース層およびｎ＋ベース層内に浅いｐ＋ソース拡散層
が形成され、ｎ＋ベース層内に深いｐ＋ソース層が形成
され、ｐ＋ソース層およびｎ＋ベース層に接してソース
電極が設けられ、ｎ−エピタクシャル層内のドレイン側
に非常に深いｐディープドレイン層と浅いｐ−オフセッ
トドレイン層が形成され、非常に深いｐディープドレイ
ン層内に深いｐ＋ドレイン層が形成され、ｐ＋ドレイン
層に接してドレイン電極が設けられ、ｐ＋ドレイン層と
ｐ＋ソース層にはさまれた領域上にゲート酸化膜を介し
てゲート電極が設けられたことを特徴とする横型パワー
ＭＯＳ−ＦＥＴである。
【００１４】
【発明の実施の形態】本発明の横型パワーＭＯＳ−ＦＥ
Ｔの一実施例１０の断面構造を図１により説明する。ｐ
＋サブストレート１１上に高抵抗のｐ−エピタクシャル
層１２（厚さ約４μｍ）が形成されている。ｐ−エピタ
クシャル層１２内のソース側にはｐベース層１３および
低抵抗のｐ＋ベース層１４が形成されている。ｐベース
層１３およびｐ＋ベース層１４内には浅いｎ＋ソース拡
散層１５（深さ約１μｍ）と深いｎ＋ソース層１６（深
さ約２μｍ）が形成されている。ｎ＋ソース層１６およ
びｐ＋ベース層１４に接してソース電極１７が設けられ
ている。
Ｔの一実施例１０の断面構造を図１により説明する。ｐ
＋サブストレート１１上に高抵抗のｐ−エピタクシャル
層１２（厚さ約４μｍ）が形成されている。ｐ−エピタ
クシャル層１２内のソース側にはｐベース層１３および
低抵抗のｐ＋ベース層１４が形成されている。ｐベース
層１３およびｐ＋ベース層１４内には浅いｎ＋ソース拡
散層１５（深さ約１μｍ）と深いｎ＋ソース層１６（深
さ約２μｍ）が形成されている。ｎ＋ソース層１６およ
びｐ＋ベース層１４に接してソース電極１７が設けられ
ている。
【００１５】ｐ−エピタクシャル層１２内のドレイン側
には非常に深いｎディープドレイン層１８（深さ約３μ
ｍ）、浅いｎ−オフセットドレイン層（深さ約１μｍ）
が形成され、非常に深いｎディープドレイン層１８内に
深いｎ＋ドレイン層２０（深さ約２μｍ）が形成されて
いる。本発明の特徴はｎディープドレイン層１８がある
ことである。ｎ＋ドレイン層２０に接してドレイン電極
２１が設けられている。またｎ＋ドレイン層２０とｎ＋
ソース層１６にはさまれた領域上にはゲート酸化膜２２
を介してゲート電極２３が設けられている。ゲート電極
２３は絶縁膜２４により保護されている。
には非常に深いｎディープドレイン層１８（深さ約３μ
ｍ）、浅いｎ−オフセットドレイン層（深さ約１μｍ）
が形成され、非常に深いｎディープドレイン層１８内に
深いｎ＋ドレイン層２０（深さ約２μｍ）が形成されて
いる。本発明の特徴はｎディープドレイン層１８がある
ことである。ｎ＋ドレイン層２０に接してドレイン電極
２１が設けられている。またｎ＋ドレイン層２０とｎ＋
ソース層１６にはさまれた領域上にはゲート酸化膜２２
を介してゲート電極２３が設けられている。ゲート電極
２３は絶縁膜２４により保護されている。
【００１６】本発明のｎディープドレイン層１８の深さ
（約３μｍ）はｐ＋サブストレート１１（深さ約４μ
ｍ）に達しない深さであり、不純物濃度はゲート電極２
３端Ａ部に電界が集中するのを防ぐ濃度（１０Ｅ１７／
ｃｍｍ３のオーダー）にする。
（約３μｍ）はｐ＋サブストレート１１（深さ約４μ
ｍ）に達しない深さであり、不純物濃度はゲート電極２
３端Ａ部に電界が集中するのを防ぐ濃度（１０Ｅ１７／
ｃｍｍ３のオーダー）にする。
【００１７】本発明の横型パワーＭＯＳ−ＦＥＴ１０で
はドレイン側にｎディープドレイン層１８を設けたた
め、ｎ＋ドレイン層２０端Ｂ部にも電界が集中しないよ
うになった。そのため従来ｎ＋ドレイン層２０端Ｂ部で
起きていた電界降伏が起きにくくなりドレイン〜ソース
間耐圧ＢＶｄｓｓが従来よりほぼ２０Ｖ高くなった。
はドレイン側にｎディープドレイン層１８を設けたた
め、ｎ＋ドレイン層２０端Ｂ部にも電界が集中しないよ
うになった。そのため従来ｎ＋ドレイン層２０端Ｂ部で
起きていた電界降伏が起きにくくなりドレイン〜ソース
間耐圧ＢＶｄｓｓが従来よりほぼ２０Ｖ高くなった。
【００１８】さらに本発明のもう一つのメリットはソー
ス〜ドレイン間の耐圧が従来品より高くなるにもかかわ
らず、オン抵抗Ｒｏｎは従来品と変わらないことであ
る。
ス〜ドレイン間の耐圧が従来品より高くなるにもかかわ
らず、オン抵抗Ｒｏｎは従来品と変わらないことであ
る。
【００１９】以上の実施例の説明はｎチャンネル型（請
求項１）についてであったが、本発明の構造はｐチャン
ネル型（請求項２）にも全く同様に有効である。
求項１）についてであったが、本発明の構造はｐチャン
ネル型（請求項２）にも全く同様に有効である。
【００２０】
【発明の効果】本発明の横型パワーＭＯＳ−ＦＥＴでは
ドレイン側にｎディープドレイン層を設けたため、ｎ＋
ドレイン層端Ｂ部にも電界が集中しないようになった。
そのため従来ｎ＋ドレイン層端Ｂ部で起きていた電界降
伏が起きにくくなりドレイン〜ソース間耐圧ＢＶｄｓｓ
が従来より高くなった。さらにソース〜ドレイン間の耐
圧が従来品より高くなったにもかかわらず、オン抵抗Ｒ
ｏｎは従来品と変わらない。
ドレイン側にｎディープドレイン層を設けたため、ｎ＋
ドレイン層端Ｂ部にも電界が集中しないようになった。
そのため従来ｎ＋ドレイン層端Ｂ部で起きていた電界降
伏が起きにくくなりドレイン〜ソース間耐圧ＢＶｄｓｓ
が従来より高くなった。さらにソース〜ドレイン間の耐
圧が従来品より高くなったにもかかわらず、オン抵抗Ｒ
ｏｎは従来品と変わらない。
【図１】 本発明の横型パワーＭＯＳ−ＦＥＴ１０の断
面構造
面構造
【図２】 従来の横型パワーＭＯＳ−ＦＥＴ３０の断面
構造
構造
１０ 本発明の横型パワーＭＯＳ−ＦＥＴ
１１ ｐ＋サブストレート
１２ ｐ−エピタクシャル層
１３ ｐベース層
１４ ｐ＋ベース層
１５ ｎ＋ソース拡散層
１６ ｎ＋ソース層
１７ ソース電極
１８ ｎディープドレイン層
１９ ｎ−オフセットドレイン層
２０ ｎ＋ドレイン層
２１ ドレイン電極
２２ ゲート酸化膜
２３ ゲート電極
２４ 絶縁膜
３０ 従来の横型パワーＭＯＳ−ＦＥＴ
３１ ｐ＋サブストレート
３２ ｐ−エピタクシャル層
３３ ｐベース層
３４ ｐ＋ベース層
３５ ｎ＋ソース拡散層
３６ ｎ＋ソース層
３７ ソース電極
３８ ｎ−オフセットドレイン層
３９ ｎ＋ドレイン層
４０ ドレイン電極
４１ ゲート酸化膜
４２ ゲート電極
４３ 絶縁膜
Claims (2)
- 【請求項１】ｐ＋サブストレート上にｐ−エピタクシャ
ル層が形成され、前記ｐ−エピタクシャル層内のソース
側にｐベース層および低抵抗のｐ＋ベース層が形成さ
れ、前記ｐベース層および前記ｐ＋ベース層内に浅いｎ
＋ソース拡散層が形成され、前記ｐ＋ベース層内に深い
ｎ＋ソース層が形成され、前記ｎ＋ソース層および前記
ｐ＋ベース層に接してソース電極が設けられ、前記ｐ−
エピタクシャル層内のドレイン側に非常に深いｎディー
プドレイン層と浅いｎ−オフセットドレイン層が形成さ
れ、前記非常に深いｎディープドレイン層内に深いｎ＋
ドレイン層が形成され、前記ｎ＋ドレイン層に接してド
レイン電極が設けられ、前記ｎ＋ドレイン層と前記ｎ＋
ソース層にはさまれた領域上にゲート酸化膜を介してゲ
ート電極が設けられたことを特徴とする横型パワーＭＯ
Ｓ−ＦＥＴ。 - 【請求項２】ｎ＋サブストレート上にｎ−エピタクシャ
ル層が形成され、前記ｎ−エピタクシャル層内のソース
側にｎベース層および低抵抗のｎ＋ベース層が形成さ
れ、前記ｎベース層および前記ｎ＋ベース層内に浅いｐ
＋ソース拡散層が形成され、前記ｎ＋ベース層内に深い
ｐ＋ソース層が形成され、前記ｐ＋ソース層および前記
ｎ＋ベース層に接してソース電極が設けられ、前記ｎ−
エピタクシャル層内のドレイン側に非常に深いｐディー
プドレイン層と浅いｐ−オフセットドレイン層が形成さ
れ、前記非常に深いｐディープドレイン層内に深いｐ＋
ドレイン層が形成され、前記ｐ＋ドレイン層に接してド
レイン電極が設けられ、前記ｐ＋ドレイン層と前記ｐ＋
ソース層にはさまれた領域上にゲート酸化膜を介してゲ
ート電極が設けられたことを特徴とする横型パワーＭＯ
Ｓ−ＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002048863A JP2003249644A (ja) | 2002-02-26 | 2002-02-26 | 横型パワーｍｏｓ−ｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002048863A JP2003249644A (ja) | 2002-02-26 | 2002-02-26 | 横型パワーｍｏｓ−ｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003249644A true JP2003249644A (ja) | 2003-09-05 |
Family
ID=28661522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002048863A Pending JP2003249644A (ja) | 2002-02-26 | 2002-02-26 | 横型パワーｍｏｓ−ｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003249644A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008034737A (ja) * | 2006-07-31 | 2008-02-14 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2008509545A (ja) * | 2004-08-06 | 2008-03-27 | オーストリアマイクロシステムズ アクチエンゲゼルシャフト | 高圧ｎｍｏｓトランジスタおよび製造方法 |
| JP2014086723A (ja) * | 2012-10-19 | 2014-05-12 | Freescale Semiconductor Inc | 高電圧ダイオード |
-
2002
- 2002-02-26 JP JP2002048863A patent/JP2003249644A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008509545A (ja) * | 2004-08-06 | 2008-03-27 | オーストリアマイクロシステムズ アクチエンゲゼルシャフト | 高圧ｎｍｏｓトランジスタおよび製造方法 |
| JP2008034737A (ja) * | 2006-07-31 | 2008-02-14 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2014086723A (ja) * | 2012-10-19 | 2014-05-12 | Freescale Semiconductor Inc | 高電圧ダイオード |
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Legal Events
| Date | Code | Title | Description |
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