JP2008509545A - 高圧ｎｍｏｓトランジスタおよび製造方法 - Google Patents

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Abstract

深いｐ型ウェル（ＤＰ）内のｎ型ドープされたソース領域（２）、チャネル領域（１３）、有利にはゲート酸化膜（８）によって絶縁されたゲートフィールドプレート（６）の下方にある、対抗ドーピング領域（１２）によって形成されたドリフト領域（１４）および深いｎ型ウェル（ＤＮ）内に配置されたｎ型ドープされたドレイン領域（３）はこの順番で、基板（１）の上面に配置されている。 深いｐ型ウェル（ＤＰ）と深いｎ型ウェル（ＤＮ）の間のラテラル方向結合部（１１）は、ドリフト区間（１４）において、ドレイン領域（３）の近傍に設けられており、これによって、チャネル領域（１３）内での高い電圧降下がトランジスタ領域内で回避され、高い閾値電圧並びに高いブレークダウン電圧がソースとドレインの間で得られる。

Description

本発明は、ラテラル型高圧ＮＭＯＳトランジスタに関する。ここでこのＮＭＯＳトランジスタは、ｎ型ウェル内に配置されたｐ型ウェルと、チャネル領域と、当該チャネル領域から絶縁された、ゲートフィールドプレートを伴うゲート電極と、ｐ型ウェル内のｎ型ソース領域と、ｎ型ウェル内のｎ型ドレイン領域を有する。
ソース、チャネルおよびドレインが相互に隣接して、ｐ型基板の上面に配置されているラテラル型高圧ＮＭＯＳトランジスタは、例えばＵＳ６４５５８９３Ｂ１号から公知である。ゲート電極のドレイン側の縁部は、フィールドプレート上に配置されている。ソースおよびドレインの領域はｎ導電型であり、ドレイン領域は同じようにｎ型ドレイン拡張領域内に配置されている。このｎ型ドレイン拡張領域はドリフト区間まで延在し、ドリフト区間はチャネル領域に続いて、フィールドプレートの下に延在している。
R. Zhu等著「Implementation of High-Side, High-Voltage RESURF LDMOS in a sub-half Micron Smart Power Technology (in Proceedings of 2001 International Symposium on Power Semiconductor Devices & ICs, Osaka, pp. 403 - 406) には、高圧ＮＭＯＳトランジスタが記載されている。ここでは、内部にｎ＋ソース領域が配置されているＰ−ボディ領域と、内部にｎ＋ドレイン領域が配置されているｎ−ウェルが設けられている。ｐ−ボディ領域、ｎ−ウェル内に配置されるか、またはこれとは異なる新たな構成では、別のｐ型領域内に配置される。ｐ型チャネル領域は、ゲート電極によって制御される。このゲート電極は部分的に、ドレイン領域とチャネル領域の間に配置されたフィールド酸化膜上に延びている。
H. Lu und C. A. T. Salama著「A 2GHz, 60V-Class, SOI Power LDMOSFET for Base Station Applications (in International Symposium on Power Semiconductor Devices (ISPSD) 2003, 270 - 273頁）」には、ＬＤＤ延長高圧構成素子が開示されている。ここでは、フィールド酸化膜がドレイン領域とチャネル領域の間に設けられているのではなく、ＬＤＤ領域（lightly doped drain）が設けられている。このＬＤＤ領域は、ｎ−ドープされており、ｎ＋ドープされたドレイン領域に続いている。このような構成素子は、高周波用途のために設けられている。
ＤＥ１９７０２１０２Ａ１号には、高電圧ＮＭＯＳトランジスタが記載されている。ここでは弱くｐ型ドープされた基板内に、深いｎ型にドープされたウェルおよびその中にｐ型ドープされたウェルが構成されており、ｎ型にドープされたソース領域、ｎ型ドープされたドレイン領域およびソース領域に接したチャネル領域並びに、チャネル領域から電気的に絶縁された、チャネル領域上方に配置されたゲート電極が設けられており、チャネル領域とドレイン領域の間にドリフト区間が設けられている。このドリフト区間の部分は、ｎ型層によって、ｐ型にドープされたウェル上に構成されている。このウェルは、基板のｐ型上面が熱によって酸化されることによって製造される。ここでは、不均等に分配された蛍光体イオンと、酸化によって等しく分けられた、溶解されたないし格子状に分配されたホウ素イオンがそこに存在していることが利用される。
ＤＥ１９９２９２３５Ａ１号には、垂直なＤＭＯＳトランジスタが記載されている。ここでこのＤＭＯＳトランジスタは、絶縁領域によって、接している構成素子から絶縁されている。
ＤＥ４３０９７６４Ａ１号には、パワーＭＯＳFＥＴが記載されている。ここでは、空間電荷ゾーンの領域内に、反対の導電型の残りの内部ゾーンの比較的高くドープされた領域が配置されている。この間には、内部ゾーンの導電型を有するが、より高いドーピングを有するゾーンが配置されている。
１００６１５２８Ｃ１号およびDE１０１２００３０A１号には、高圧ＮＭＯＳトランジスタが記載されている。ここでは深いP型ドープされたウェルによって分けられたｐ−ストリップがドリフトゾーン内に設けられている。
ＵＳ５３４７１５５号には、パワー半導体構成素子が記載されている。このパワー半導体構成素子は、フレーム状のドレイン領域を有している。
ＵＳ６１００５７２号には、パワーＭＯＳＦＥＴが記載されている。このＭＯＳＦＥＴは平らなｐ型ドープされたウェルを有している。このウェル内には、ソース領域が突出している。
しばしば、高圧ＮＭＯＳトランジスタが高圧ＰＭＯＳトランジスタの代わりに使用されることが望まれる。しかし高圧ＮＭＯＳトランジスタでは同じように、動作特性と電気的特性（殊にスイッチオン状態でのオーム抵抗、いわゆるラッチアップに対する耐性およびソース−ドレイン降伏に対する耐性）を同時に最適化することができないとう問題が生じる。従って、これらの特性の間である程度の妥協が甘受されなければならない。
本発明の課題は、冒頭に記載された形式の高圧ＮＭＯＳトランジスタを改善し、より高いソースドレインブレークダウン電圧を有し、同時に改善されたラッチアップ特性も有し、有利に製造されるようにすることである。適切な製造方法も示される。
上述の課題は、請求項１の特徴部分の構成を有する高圧ＮＭＯＳトランジスタによって、ないし請求項３の特徴部分の構成を有する製造方法によって解決される。従属請求項には本発明の有利な実施形態が示されている。
高圧ＮＭＯＳトランジスタの作用並びに本発明によって解決される問題をより詳細に説明するために、まずは、高圧ＮＭＯＳトランジスタを基本的に有利な構造に従って、添付された図１および図２に基づいて説明する。
図１には、高圧ＮＭＯＳトランジスタの横断面の一部が示されている。このような構成素子では、半導体基体または基板１の上面に、深いｎ型ドープされたウェルDNが構成されている。この深いｎ型にドープされたウェルＤＮ内に、深いｐ型ドープされたウェルＤＰが配置されている。しかしこのｐ型ドープされたウェルは、深いｎ型ドープされたウェルＤＮよりも浅い。実質的に平らな、深いｎ型ドープされたウェルＤＮの下方境界面と、同じように実質的に平らな、深いｐ型ドープされたウェルＤＰと深いｎ型ドープされたウェルＤＮの間の下方境界面または移行面との間には、図１に示された間隔Ａが存在する。この間隔は、構成素子の適切な動作特性を保証するために、過度に大きくてもいけないし、過度に小さくてもいけない。
間隔Ａが過度に小さく選択されると、殊に、ｐ−基礎ドーピングが設けられた基板１の場合には、いわゆるラッチアップが生じる。ラッチアップでは、ドープされた領域によって構成された垂直なｐｎｐトランジスタが導通接続される。高圧ＮＭＯＳトランジスタの作用の妨害が問題である。より大きい間隔Aはさらに、スイッチオン状態におけるトランジスタの抵抗を改善する。これとは反対に、動作電圧に対して設定された領域においてトランジスタの作用を保証するために、間隔Ａは過度に大きくなってはいけない。深いｎ型ドープされたウェルＤＮおよび深いｐ型ドープされたウェルＤＰの深さは他方では、製造プロセスの別の縁部条件によって生じる。殊に、構成素子と共に高圧ＰＭＯＳトランジスタが集積され、ステップの数が増えないまたは格段には増えない場合には、上述したウェルの深さおよびそのドーパントプロファイルは実質的に設定される。
特別に深いｐ型ドープされたウェルＤＰの場合には、結合部１１として表される、ウェルの間のｐｎ接合部が側面で比較的急峻であり、大きい垂直方向拡張を有する。これは、高圧ＮＭＯＳトランジスタの機能に対しては不利である。
以下ではまずトランジスタの残りのエレメントを示す。深いｐ型ウェルＤＰ内には、上面に、ｎ型ドープされたソース領域２が配置されている。深いｐ型ドープされたウェルＤＰ内には有利には、平らなｐ型ドープされたウェルＳＰが配置されている。この平らなウェルは層状に構成されており、深いｐ型ドープされたウェルＤＰよりも高濃度にドーピングされている。ソース領域２の一部は、この平らなｐ型ドープされたウェルＳＰ内に埋設されている。平らなｐ型ドープされたウェルＳＰには、ｐ＋ドープされたボディ領域４が設けられる。このボディ領域４はｐ−ウェルの外部接続端子（アース）に対して設けられている。ソース領域２とボディ領域４の間には、図示の例では絶縁のために、該当する半導体材料の酸化物からなるフィールド酸化物９、有利には二酸化ケイ素が設けられている。
ソース領域２と接して、チャネル領域１３が、基板１の上面に、深いｐ型ドープされたウェルＤＰ内部に設けられている。上面には、薄いゲート誘電体７が設けられており、このゲート誘電体の上にはゲート電極５が配置されている。電界の調節を改善するために、殊に、ドリフト区間１４として電荷キャリヤに対して設けられた領において、上面で電界強度を低減させるために、基板の上面にゲートフィールド酸化膜８が設けられている。このゲートフィールド酸化膜上には、ゲート電極５と導電性接続されたゲートフィールドプレート６が配置されている。
図１では、ドレイン領域３の周囲に、平らなｎ型ドープされたウェルＳＮが示されている。このｎ型ドープされたウェルは、ドレイン領域３よりも低い濃度でドープされており、深いｎ型ドープされたウェルＤＮよりも高い濃度でドープされている。このような平らなｎ型ドープされたウェルＳＮによって、剥離のより少ない、ドレイン領域３の高濃度ｎドーピングと、深いｎ型ドープされたウェルの低濃度ｎドーピングの間の移行が実現される。
このようなトランジスタでは、次のような問題が生じる。すなわち、高く、かつ急峻なラテラル方向結合部１１において、チャネル端部で、トランジスタの作動中に、高い電界強度が生じてしまうという問題が生じる。従ってこの箇所に、クリチカルなブレークダウン領域１０が設けられる。この領域では、電圧の印加時に逆方向に、ソースとドレインの間で強い電圧降下が生じる。この電圧降下は、トランジスタの投入電圧を低減させ、むしろ、短絡状電流の生成およびトランジスタの崩壊につながる恐れがある。
図２には、図１に相応する、この種の高圧ＮＭＯＳトランジスタの択一的な実施形態の断面図が示されている。ここでは、図１の実施形態とは異なり、間隔Ａは次のことによって拡げられる。すなわち、深いｎ型ドープされたウェルＤＮの下方境界面が、深いｐ型ドープされたウェルＤＰの下方でより深く位置することによって拡げられる。これによって、このトランジスタ部分は最適化されるが、チャネル端部でのブレークダウン領域１０はここでも存在してしまう。
本発明の高圧ＮＭＯＳトランジスタでは、深いｎ型ドープされたウェルと、深いｐ型ドープされたウェルの間の急峻なドレイン側境界面が、ドリフト区間の領域、殊にゲートフィールド酸化物の下方の領域にシフトされる。これによって、トランジスタの作動中により高い電圧降下がドレイン領域近傍で生じるようになる。従って電圧降下はソースドレイン区間全体にわたって均一に分配される。これによってブレークダウン電圧が高まる。深いｐ型ドープされたウェルが、別個にされた２つの部分内に設けられてもよい。深いｐ型ドープされたウェルのソース側部分は、例えば、図１に示された深いｐ型ドープされたウェルDPに相応する。ドレイン側の部分は、ソース側の部分と間隔を伴って、ドリフト区間の領域内に、殊にゲートフィールド酸化物の下方に位置している。ドリフト区間は、深いｐ型にドープされたウェル内の対抗ドーピング領域(Ｇｅｇｅｎｄｏｔｉｅｒｕｎｇｓｂｅｒｅｉｃｈ）を含む。場合によっては、深いｐ型にドープされたウェルの部分間に設けられた電流経路に対して付加的に含む。ここでこの電流経路は、このようなウェルのドレイン側部分の下方に延在している。後者の実施形態では、ドリフト区間に対する対抗ドーピング領域は、深いｐ型ドープされたウェルのドレイン側部分に設けられている。この対抗ドーピング領域は、ｐ導電性を低減するために、および充分に高い電荷キャリアフローをゲートフィールド酸化膜の下方で得るために、少なくとも、深いｐ型ドープされたウェルＤＰの上方領域において、ｎ導電性に対するドーパント材料を供給することによって構成される。従ってここでは全体的に、電子に対して充分な導電性が得られる。対抗ドーピング領域を形成するためのドーパント材料のインプランテーションは、有利には、ゲートフィールド酸化膜を製造した後に行われる。
ゲートフィールド酸化膜を有する実施形態は有利である。しかしここでこのゲートフィールド酸化膜およびゲートフィールドプレートを基本的に、それ自体公知のＬＤＤ(lightly doped drain）拡張構成素子の様式に従って省いてもよい。ここでドリフト区間は、ゲート電極と接続された導体によって覆われない。
次に、高圧ＮＭＯＳトランジスタの例を、添付図面に基づいてより詳細に説明する。
図１には、チャネルにおいてブレークダウン領域を有する高圧ＮＭＯＳトランジスタの断面図が示されている。
図２には、図１に示されたトランジスタの別の実施例の断面図が示されている。
図３には、本発明の高圧ＮＭＯＳトランジスタの第１の実施例の断面図が示されている。
図４には、本発明に相応する高圧ＮＭＯＳトランジスタの別の実施例の、図３に相応する断面図が示されている。
図５には、ゲートフィールドプレートが設けられていない実施例に対する、図３に相応する断面が示されている。
図６には、ゲートフィールドプレートが設けられていない実施例に対する、図４に相応する断面が示されている。
図３には、本発明に相応する高圧ＮＭＯＳトランジスタの第１の実施例に対する、図１の断面図に相応する断面図が示されている。記入されている参照符号は相応する素子を表している。これらの素子は既に、図１に基づいて説明されている。従ってこれらの素子は分かりやすくするためだけに、再度示されている。半導体基体または基板１内には上面に、深いｎ型ドープされたウェルＤＮとこのｎ型ドープされたウェル内の深いｐ型ドープされたウェルＤＰが構成されている。ここでこのｎ型ドープされたウェルの下方境界面とｐ型ドープされたウェルの下方境界面は相互に間隔Ａを有している。深いｐ型ドープされたウェルＤＰ内には、この実施例では有利には、平らな高濃度にｐ型ドープされたウェルＳＰが設けられている。このウェルＳＰ内およびこのウェルＳＰ上に、ｎ型ドープされたソース領域２が配置されている。平らなｐ型ドープされたウェルＳＰを接続するために、高濃度にｐ型ドープされたボディ領域４が設けられている。ソース領域２とボディ領域４の間には、有利には絶縁領域が設けられている。これはここではフィールド酸化膜９である。ドレイン領域３はｎ型ドープされており、有利には、平らなｎ型ドープされたウェルＳＮ内に、上面に配置されている。ｎ導電型にドープされた平らなウェルのドーパント材料濃度は、ドレイン領域３の比較的高いドーパント材料濃度と、深いｎ型ドープされたウェルＤＮの比較的低いドーパント材料濃度の間にある。ソースとドレインの間にはチャネル領域１３が存在し、さらにその上にゲート電極５が存在している。このゲート電極は電気的にゲート誘電体７によって半導体材料から絶縁されており、場合によってはゲートフィールド酸化膜８上のゲートフィールドプレート６と導電性に接続されている。ゲートフィールド酸化膜８は、平らなｎ型ドープウェルＳＮが有利にはゲートフィールド酸化膜８を通ってインプランテーションされるように、最大で０．５μｍの厚さで構成され、深いｎ型ドープされたウェルＤＮおよび深いｐ型ドープされたウェルＤＰの製造後に、かつ平らなｎ型ドープされたウェルＳＮの製造前に、例えば半導体材料の熱による酸化によって製造される。深いｎ型ドープされたウェルＤＮは、ここではＤＮマスクと称される第１のマスクを用いてドーパント材料をインプランテーションすることによって製造され、深いｐ型ドープされたウェルＤＰはここではＤＰマスクと称される第２のマスクを用いてドーパント材料をインプランテーションすることによって製造され、平らなｎ型にドープされたウェルＳＮはここではＳＮマスクとして称される第３のマスクを用い、ドーパント材料をインプランテーションすることによって製造される。平らなｐ型ドープされたウェルＳＰをインプランテーションするために、相応に、ここでＳＰマスクと称される第４のマスクが使用される。これらのマスクは、それ自体公知の方法で、それぞれ、製造されるべき領域に相応にパターニングされる。
冒頭に記載した形式のトランジスタとの違いは、深いｐ型ドープされたウェルＤＰの幅が広く、ドリフト区間１４内でゲートフィールド酸化膜８の下方に延在し、結合部１１の垂直な部分がドレイン領域３の近傍に配置されていることである。ドリフト区間１４におけるドナー領域は、ゲートフィールド酸化膜６の下方で、対抗ドーピング領域１２によって構成される。この対抗ドーピング領域内には、ｎ型導電性のために設けられたドーパント材料（ドナー）が供給されている。ここでこのゲートフィールド酸化膜は、電子をドレインへ導くのに適している。このドーパント材料の濃度は次のように選択されている。すなわち、対抗ドーピング領域１２が深いｐ型ドープされたウェルＤＰと重畳している領域において全体的に充分なｎ導電性が生じ、そこで電子がソースからドレインへ流れるように選択されている。ドーピング領域の最終的な構成時には、有利には、深いｐ型ドープされたウェルＤＰの使用可能なアクセプタが、平らなｎ型ドープされたウェルＳＮのドナーを超える。これによって、ブレークダウン領域（１０）内の電界強度を低減させる、正味アクセプタ濃度が得られる。これによって、ソースとドレインの間の電位差降下はドレインの方向へシフトされる。
図面では、ｎ型領域とｐ型領域の間のそれぞれの境界が実線で示されている。また同じ導電型であるが、異なるドーパント濃度を有する領域間の境界は破線で示されている。これに相応して図３に示された対抗ドーピング領域１２は、深いｐ型ドープされたウェルＤＰの外側では破線で示された輪郭によって記入されている。
ブレークダウン領域１０は、この実施形態では、チャネル領域１３の下方に設けられた、深いｐ型ドープされたウェルＤＰと深いｎ型ドープされたウェルＤＮの間の境界面である。このようにして、クリチカルな領域における、チャネル領域１３の端部での高い電界強度は回避され、ソースとドレインの間のブレークダウン電圧が格段に高められる。電界は、ソースとドレインの間の領域全体にわたって均一に分配されており、殊にゲート酸化膜８の下方に存在する電荷キャリヤのドリフト領域１４において、充分に低い電界強度が存在する。深いｐ型ドープされたウェルの下方境界面と、深いｎ型ドープされたウェルの間の間隔Ａを最大にすることができる。このようにして、このようなトランジスタの場合に、異なる動作特性が同時に最適化される。
図４には、択一的な実施例の断面が示されている。ここでは深いｐ型にドープされたウェルＤＰが、チャネル領域１３の端部で分断されている。ゲートフィールド酸化膜８の下方には、深いｐ型ドープされたウェルのドレイン側部分（ＤＰ'）が設けられている。従ってこの実施例では、ｐ型にドープされたウェルの境界面の２つの垂直な結合部１１が、ドレイン領域に向かっている面に設けられている。しかし既に実質的な電圧降下が、ドレイン領域に近い、図４の左側に示された結合部に生じるので、チャネルでのブレークダウン領域１０における過度に高い電圧はもはや生じない。従ってこのような実施形態でもブレークダウン電圧は、従来の高圧ＮＭＯＳトランジスタより格段に高い。ドリフト区間１４を構成するために、この実施例でも、対抗ドーピング領域１２が設けられる。対抗ドーピング領域１２はここでは、深いｐ型ドープされたウェルのドレイン側部分ＤＰ'に対して設けられている。トランジスタのスイッチオン時には、電子は上方の、対抗ドーピング領域１２によって構成されたドリフト区間１４に沿って流れる。これと並んで電子は、深いｎ型ドープされたウェルＤＮによって、ｐ型ドープされたウェルのドレイン側部分ＤＰ'の下方に延在する別のドリフト区間１５に沿って流れる。従って電流は２つのレールまたは電流経路内に分けられる。図３の実施例でのように、図４の実施例の場合にも、ブレークダウン領域１０における電圧降下は、ドレイン領域３の近傍に配置された結合部１１の垂直部分によって低減され、ソースとドレインの間の高いブレークダウン電圧に対して充分に均一の電界分配が生じる。
図５および図６に断面で示された実施例は、ゲートフィールドプレートおよびゲート酸化膜が無いことを除いて、図３ないし図４の実施例に相応する。半導体表面はここでは、ドリフト区間１４の上方で平らである。ゲート酸化膜およびゲートフィールドプレートを伴う実施形態は有利である；しかし図５および図６に示された構成は本発明の枠内にある。
本発明に相応する高圧ＮＭＯＳトランジスタのどの実施形態が特に有利であるかは、使用される光技術の精度にも依存する。図３から６に示された実施例では、トランジスタの性能は、ポジショニング精度、オーバーレイ、ＤＰおよびＳＮに対する２つのマスクに依存する。同じ体積内にドーパント材料が多くインプランテーションされるほど、中央散乱のエラーは大きくなる。
チャネルにおいてブレークダウン領域を有する高圧ＮＭＯＳトランジスタの断面図 図１に示されたトランジスタの別の実施例の断面図 本発明の高圧ＮＭＯＳトランジスタの第１の実施例の断面図 本発明に相応する高圧ＮＭＯＳトランジスタの別の実施例の、図３に相応する断面図 ゲートフィールドプレートが設けられていない実施例に対する、図３に相応する断面図 ゲートフィールドプレートが設けられていない実施例に対する、図４に相応する断面図
符号の説明
１ 基板、 ２ ソース領域、 ３ ドレイン領域、 ４ ボディ領域、 ５ ゲート電極、 ６ ゲートフィールドプレート、 ７ ゲート誘電体、 ８ ゲートフィールド酸化膜、 ９ フィールド酸化膜、 １０ ブレークダウン領域、 １１ 結合部、 １２ 対抗ドーピング領域、 １３ チャネル領域、 １４ ドリフト区間、 １５ ドリフト区間、 Ａ 間隔、 ＤＮ 深いｎ型ドープされたウェル、 ＤＰ 深いｐ型ドープされたウェル、 ＤＰ' 深いｐ型ドープされたウェルのドレイン側部分、 ＳＮ 平らなｎ型にドープされたウェル、 ＳＰ 平らなｐ型にドープされたウェル

Claims (6)

  1. 高圧ＮＭＯＳトランジスタであって、
    半導体基体または基板（１）内に、上面に、深いｎ型ドープされたウェル（ＤＮ）と、該深いｎ型ドープされたウェル（ＤＮ）内の深いｐ型ドープされたウェル（ＤＰ，ＤＰ'）が構成されており、
    ｎ型ドープされたソース領域（２）が前記深いｐ型ドープされたウェル（ＤＰ）内に配置されており、
    チャネル領域（１３）が前記ソース領域（２）に接して設けられており、
    当該チャネル領域から電気的に絶縁されたゲート電極（５）がチャネル領域（１３）上に設けられており、
    ｎ型ドープされたドレイン領域（３）が前記ソース領域（２）に対向しているチャネル領域（１３）の面に配置されており、
    前記チャネル領域（１３）と前記ドレイン領域（３）の間にドリフト区間（１４、１５）が設けられており、
    前記深いｐ型ドープされたウェル（ＤＰ, ＤＰ'）の一部が当該ドリフト区間（１４、１５）に沿って設けられており、
    前記深いｎ型ドープされたウェル（ＤＮ）と、深いｐ型ドープされたウェル（ＤＰ、ＤＰ'）の間のドレイン側境界面が前記ドリフト区間（１４、１５）の領域内に配置されている形式のものにおいて
    ドナーがインプランテーションされた対抗ドーピング領域（１２）が設けられており、
    当該対抗ドーピング領域は、前記半導体基体または基板の上面に設けられた、深いｐ型ドープされたウェル（ＤＰ、ＤＰ'）の領域と重畳し、少なくとも前記ドリフト区間（１４）の一部を構成しており、
    前記ドレイン領域（３）は、前記深いｎ型ドープされたウェル（ＤＮ）内の平らなｎ型ドープされたウェル（ＳＮ）内に配置されている、
    ことを特徴とする高圧ＮＭＯＳトランジスタ。
  2. 前記ドリフト区間（１４，１５）上に、０．５μｍの最大厚さを有するゲート酸化膜（８）が設けられている、請求項１記載の高圧ＮＭＯＳトランジスタ。
  3. 高圧ＮＭＯＳトランジスタの製造方法であって、
    半導体基体または基板（１）内に上面にドーパント材料のインプランテーションによって深いｎ型ドープされたウェル（ＤＮ）を、ＤＮマスクを使用して製造し、
    深いｐ型ドープされたウェル（ＤＰ）を、ＤＰマスクを使用して製造し、
    平らなｎ型ドープされたウエル（ＳＮ）を、ＳＮマスクを使用して製造し、
    前記深いｐ型ドープされたウェル（ＤＰ）を深いｎ型ドープされたウェル（ＤＮ）内に配置し、この配置によって、前記上面から間隔を伴って配置された、前記深いｐ型ドープされたウェル（ＤＰ）の下方境界面が、間隔（Ａ）で、前記深いｎ型ドープされたウェルの下方境界面の上方に存在し、
    前記深いｐ型ドープされたウェル（ＤＰ）の一部は、所定のチャネル領域（１３）とドリフト区間（１４、１５）に対して設けられた領域を含み、
    ｎ型ドープされたソース領域（２）を、前記深いｐ型ドープされたウェル（ＤＰ）内に配置し、
    ドレイン領域（３）を、前記平らなｎ型ドープされたウェル（ＳＮ）内に配置し、
    ゲート誘電体（７）を前記チャネル領域（１３）上に配置し、
    ゲート電極（５）を、前記ゲート誘電体（７）上に配置し、
    前記チャネル領域（１３）と前記ドレイン領域（３）の間にドリフト区間（１４）を構成するために、前記半導体基体または基板の上面の前記平らなｎ型ドープされたウェル（ＳＮ）をインプランテーションするとともに、対抗ドーピング領域（１２）を構成し、
    当該対抗ドーピング領域は、前記深いｐ型ドープされたウェル（ＤＰ、ＤＰ'）の上面側領域と重畳している、
    ことを特徴とする、高圧ＮＭＯＳトランジスタの製造方法。
  4. 前記平らなｐ型ドープされたウェル（ＳＰ）を、前記深いｐ型ドープされたウェル（ＤＰ）内に、前記ソース領域（２）の方を向いている、前記チャネル領域（１３）の面に、ＳＰマスクを使用して、ドーパント材料をインプランテーションすることによって製造し、
    前記ソース領域（２）を、前記平らなｐ型ドープされたウェル（ＳＰ）に接して製造する、請求項３記載の方法。
  5. 前記チャネル領域（１３）とドレイン領域（３）の間に、前記半導体基体または基板の上面に、ゲート酸化膜（８）を製造し、
    前記対抗ドーピング領域（１２）を形成するために、前記ゲート酸化膜（８）の製造後に、ドーパント材料をインプランテーションする、請求項３または４記載の方法
  6. 前記深いｎ型ドープされたウェル（ＤＮ）および前記深いｐ型ドープされたウェル（ＤＰ）を製造した後に、ゲート酸化膜（８）を製造し、
    前記平らなｎ型ドープされたウェル（ＳＮ）を、前記ゲート酸化膜（８）を通じたインプランテーションによって製造する、請求項５記載の方法。
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