JP2014057088A - 保護されたチャネルを有するパワートランジスタ - Google Patents

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Abstract

【課題】保護されたチャネルを有するパワートランジスタを提供する。
【解決手段】トランジスタは、基板１０２と、基板の中に形成されたウェル１０４と、ウェルの中に注入された第１の不純物領域を含むドレインと、ウェルの中に注入され、第１の不純物領域から間隔を置いて配置された第２の不純物領域を含むソースと、ドレインからソースまでの電流のためのチャネルと、ソースとドレインの間の空乏領域を制御するゲート１３０とを含む。チャネルは真性破壊電圧を有し、ウェル、ドレイン及びソースは、真性破壊電圧より低い外因性破壊電圧を与え、破壊がチャネルの外側のドレイン又はソースの隣に位置するウェル内の破壊領域で生じるように構成される。
【選択図】図２

Description

背景
[0001]本開示は、半導体デバイスに関するものである。
[0002]電子システム用の安定した電圧源を提供するために、ＤＣ−ＤＣコンバータなどの電圧レギュレータが用いられる。スイッチング電圧レギュレータ（又は単に「スイッチングレギュレータ」）は、効率的なタイプのＤＣ−ＤＣコンバータであることが知られている。スイッチングレギュレータは、入力ＤＣ電圧を高周波の電圧信号に変換し、高周波の入力電圧信号をフィルタリングして出力ＤＣ電圧を発生させることにより、出力電圧を生成する。詳細には、スイッチングレギュレータは、バッテリなどの入力ＤＣ電圧源を、集積回路などの負荷に対して交互に結合及び分離するためのスイッチを含む。入力電圧源と負荷の間には、通常はインダクタ及びコンデンサを含む出力フィルタが結合され、スイッチの出力をフィルタリングして出力ＤＣ電圧を与える。パルス幅変調器又はパルス周波数変調器などの制御装置が、実質的に一定の出力ＤＣ電圧を維持するようにスイッチを制御する。
[0003]ＬＤＭＯＳトランジスタが、特定のオン抵抗（Ｒｄｓｏｎ）とドレイン−ソース間の破壊電圧（ＢＶｄ＿ｓ）との間のトレードオフの観点から、それらの性能によってスイッチングレギュレータに用いられる。オン抵抗（Ｒｄｓｏｎ）とデバイスの長期信頼性が、もう１つの性能トレードオフである。
[0004]ここで、図１を参照する。従来型のＬＤＭＯＳトランジスタ３００は、ｐ型基板３０２を備えており、当該ｐ型基板３０２の内には、高電圧ｎ型ウェル（ＨＶ ｎウェル）３０４が形成されている。ＨＶ ｎウェル内には、ｎドープｎ＋領域３１２、ｐドープｐ＋領域３１４、及びｐドープｐボディ拡散部（ｐボディ）３１６を有するソース領域３１０、ｎドープｎ＋領域３２２、及びより低濃度にドープされたｎ型ドープドレイン（ＮＤＤ）３２４を有するドレイン領域３２０、並びに、ゲート酸化膜３３２及びポリシリコン層３３４を有するゲート３３０が存在する。
[0005]この従来型のＬＤＭＯＳ設計では、ｎ＋領域３１２とＨＶ ｎウェル３０４の間にある領域であってゲート３３０の下のＮＤＤ内の領域３４０は、高いドレイン電位を維持するよう生成された空乏領域のために、最も高い電界を受ける。導通状態の間、領域３４０は電流パス内にあるので、この高抵抗領域を最小限に抑えるために相当な工学的取り組みがなされてきた。しかし、高抵抗領域を最小限に抑えると電界の勾配が更に高まり、高い衝突電離速度が生じ得る。したがって、従来型のＬＤＭＯＳ設計では、領域３４０はオフ状態の間にデバイスの破壊が起こる位置になる。
[0006]領域３４０で破壊が起こると、この領域３４０内に大量の正孔及び電子が発生する。こうしたキャリアはエネルギーが高いので、デバイスのドレイン側のゲート酸化膜の中に容易に捕えられ、固有のデバイス特性の劣化、及びＦＥＴのオン抵抗劣化などの長期信頼性の問題を引き起こし得る。パワーＬＤＭＯＳデバイスにおける真性破壊を回避するために用いられる１つの技術は、ＬＤＭＯＳデバイスのドレイン電圧をクランプするために、ＬＤＭＯＳデバイスと並列に、より低い破壊電圧を有する他のデバイスを含むようにすることである。しかし、この手法によりシステムが複雑になり、構成要素の数が増し、コストが高くなる。
概要
[0007]一側面では、トランジスタは、ｐ型ボディを有するｐ型基板と、基板内に形成されたｎウェルと、ｎウェル内に形成されたソースと、ｎウェル内に形成され、ソースから間隔を置いて配置されたドレインと、ドレインからソースへの電流のためのチャネル領域と、ソースとドレインの間のチャネル領域におけるチャネルの形成を制御するゲートと、チャネル領域の外側の高電圧ｎウェル内の破壊領域と、を含む。ソースは、ｐドープｐボディ、ｐボディ内のｐドープｐ＋領域、及びｐボディ内の第１のｎドープｎ＋領域を含む。ドレインは、第２のｎドープｎ＋領域を含む。破壊領域は、ｐボディと基板のｐ型ボディの間に存在する。チャネル領域は真性破壊電圧を有し、破壊領域は真性破壊電圧より低い外因性破壊電圧を有する。
[0008]別の側面では、トランジスタは、ｐ型ボディを有するｐ型基板と、基板内に形成されたｎウェルと、ｎウェル内に形成されたソースと、ｎウェル内に形成され、ソースから間隔を置いて配置されたドレインと、ドレインからソースへの電流のためのチャネル領域と、ソースとドレインの間のチャネル領域におけるチャネルの形成を制御するゲートと、チャネル領域の外側の高電圧ｎウェル内の破壊領域と、を含む。ソースは、ｐドープｐボディ、ｐボディ内のｐドープｐ＋領域、及びｐボディ内の第１のｎドープｎ＋領域を含む。ドレインは、第２のｎドープｎ＋領域を含む。破壊領域は、第２のｎドープｎ＋領域と基板のｐ型ボディの間に存在する。チャネル領域は真性破壊電圧を有し、破壊領域は真性破壊電圧より低い外因性破壊電圧を有する。
[0009]前述の側面のいずれの実装形態も、以下の特徴のうち一つ以上を含み得る。基板上のフィールド酸化膜がｎウェルを囲み、ｎウェルの一部の上に延在し得る。フィールド酸化膜は、ｐボディの一部の上に延在し得る。ドレインは、第２のｎドープｎ＋領域を囲み、且つ第２のｎドープｎ＋領域より低濃度にドープされたｎドープ領域を含み得る。フィールド酸化膜は、ｎドープ領域の一部の上に延在し得る。第１のｎドープｎ＋領域は、ｐ＋領域に接していてもよい。チャネルは第１の方向に沿って延在し、破壊領域は、第１の方向に垂直な第２の方向に沿って延在し得る。真性破壊電圧は、外因性破壊電圧より約１０％以下の大きさだけ大きくてもよい。真性破壊電圧は、外因性破壊電圧より約１〜２ボルト大きくてもよい。ドレインは、各々が第２のｎドープｎ＋領域を含む複数のドレイン領域を有する分散したドレインであってもよく、ゲートはソースとドレイン領域の間の複数の空乏領域を制御するために複数のゲート線を含み得る。ソースは、各々がｐボディ、ｐ＋領域及び第２のｎドープｎ＋領域を含む複数のソース領域を有する分散したソースであってもよく、ゲートはソース領域とドレインの間の複数の空乏領域を制御するために複数のゲート線を含み得る。
[0010]別の側面では、トランジスタは、基板と、基板内に形成されたウェルと、ウェル内に注入された第１の不純物領域を含むドレインと、ウェル内に注入され、第１の不純物領域から間隔を置いて配置された第２の不純物領域を含むソースと、ドレインからソースへの電流のためのチャネルと、ソースとドレインの間の空乏領域を制御するゲートと、を含む。チャネルは真性破壊電圧を有し、ウェル、ドレイン及びソースは、真性破壊電圧より低い外因性破壊電圧を与え、破壊がチャネルの外側のドレイン又はソースの隣に位置するウェル内の破壊領域で生じるように構成される。
[0011]実施形態は、以下の特徴のうち一つ以上を含み得る。ドレインは、各々が第１の不純物領域を含む複数のドレイン領域を有する分散したドレインであってもよく、ソースは、各々が第２の不純物領域を含む複数のソース領域を有する分散したソースであってもよく、ゲートは、ソース領域とドレイン領域の間の複数の空乏領域を制御するために複数のゲート線を含み得る。複数のドレイン及び複数のソースは、交互の列として配置することができる。これらの列は第１の方向に沿って延在し得、高電圧ウェル内の破壊領域は、第１の方向に垂直な第２の方向に沿って延在し得る。ウェル内の破壊領域は、列の端部に存在し得る。ドレインは、各々が第１の不純物領域を含む複数のドレイン領域を有する分散したドレインであってもよく、ゲートは、ソースとドレイン領域の間の複数の空乏領域を制御するために複数のゲート線を含み得る。ソースは、各々が第２の不純物領域を含む複数のソース領域を有する分散したソースであってもよく、ゲートは、ソース領域とドレインの間の複数の空乏領域を制御するために、複数のゲート線を含み得る。基板はｐ型基板であってもよく、ウェルはｎ型ウェルであってもよい。第１の不純物領域はｎドープｎ＋領域ｎ＋であってもよく、第２の不純物領域はｎドープｎ＋領域ｎ＋であってもよい。ソースは、ｐドープｐ＋領域を含み得る。ソースは、ｐドープｐボディ、第１の不純物領域、及びｐボディ内に形成されたｐドープｐ＋領域を含み得る。高電圧ウェル内の破壊領域は、ｐボディに隣接して配置され得る。ドレインは、第２のｎドープｎ＋領域を囲み、且つ第２のｎドープｎ＋領域より低濃度にドープされたｎドープ領域を含み得る。基板上のフィールド酸化膜は、ｎウェルを囲み、ｐボディの一部の上に延在し得る。基板上のフィールド酸化膜は、高電圧ウェルを囲み、高電圧ウェルの一部の上に延在し得る。真性破壊電圧は、外因性破壊電圧より約１０％以下の大きさだけ大きくてもよい。真性破壊電圧は、外因性破壊電圧より約１〜２ボルト大きくてもよい。ゲートは、第１の導電性領域、及び第１の導電性領域から電気的に分離され、独立にバイアスされる第２の導電性領域を含み得、第１の導電性領域はソース内のｐボディ上でのチャネルの形成を制御し、第２の導電性領域は真性破壊の領域における電位を制御する。
[0012]別の側面では、トランジスタの製造方法は、トランジスタのソース及びドレインにおける不純物領域の寸法及び濃度を選択する工程と、ソース及びドレインが内部に形成されるｎウェルのｎウェル濃度を選択する工程と、ソースの不純物領域とドレインの不純物領域の間の距離を選択する工程と、寸法、濃度、距離及びｎウェル濃度から、ソースとドレインの間のチャネルの真性破壊電圧を決定する工程と、ｎウェルのソースを越えて延びる部分の幅を、ｎウェルの当該部分が真性破壊電圧より低い外因性破壊電圧を有するように選択する工程と、を含む。
[0013]実装形態は、以下の一つ以上のものを含み得る。基板には、選択された寸法及び濃度を有するよう不純物領域が注入され得、選択されたｎウェル濃度及び幅を有するようｎウェルが注入され得る。
[0014]実施形態は、以下の利点のうち一つ以上を含み得る。破壊が生じるときに、衝突電離によって生成された電子−正孔対が真性チャネル領域から離れたところに存在し得る。結果として、ＦＥＴのオン抵抗はアバランシェ破壊によって必ずしも劣化しなくなる。これは、大きくシリコン領域を犠牲にすることなく実施することができる。
[0015]一以上の実施形態の詳細を、添付の図面及び以下の説明によって示す。他の特徴、目的及び利点は、これら説明及び図面、並びに特許請求の範囲から明らかになるであろう。
[0020]異なる図面における類似の参照符号は、類似の要素を示している。
従来のＬＤＭＯＳトランジスタの断面図である。 ＬＤＭＯＳトランジスタの一実装形態の平面図である。 図２のＬＤＭＯＳトランジスタの断面図である。 図２のＬＤＭＯＳトランジスタの断面図である。 図２のＬＤＭＯＳトランジスタの断面図である。 ＬＤＭＯＳトランジスタの他の実装形態の断面図である。
詳細な説明
[0021]本開示は、概して、固有の自己保護能力を備えたパワーデバイスに関するものである。すなわち、デバイスは、破壊が生じるときに、衝突電離によって生成された電子−正孔対が真性チャネル領域（ドレインのｎ＋からソースのｎ＋／ｐ＋までの明確な電流パス）から離れたところに生じるように設計されている。
[0022]一般に、パワーデバイスは、パワーＬＤＭＯＳが１次元デバイスではないことをその用途において利用している。詳細には、デバイスは、チャネルが（例えば第１の方向に）第１のパスをたどり、破壊が（例えば垂直な第２の方向に）第２のパスに沿って生じるように設計することができる。
[0023]図２は、ＬＤＭＯＳデバイス１００の平面図である。ＬＤＭＯＳトランジスタ１００は、ｐ型基板１０２を含んでおり、当該ｐ型基板１０２内に、高電圧ｎ型ウェル（ＨＶ ｎウェル）１０４が内部に形成されている。ＨＶ ｎウェル内には、ゲート１３０によって隔てられたソース領域１１０及びドレイン領域１２０が存在する。ソース領域１１０はゲートに沿って、直交する方向のソース領域１１０の幅ＷＳより大きい長さＬＳで延在し得る。同様に、ドレイン領域１２０はゲートに沿って、直交する方向のドレイン領域１２０の幅ＷＤより大きい長さＬＤで延在し得る。これら寸法は、高ドープ領域の境界から測定することができる。
[0024]ソース領域１１０及びドレイン領域１２０は、交互の列として配置することが可能であり、各列はゲート１３０によって隔てられている。１つのドレイン領域１２０のみを示しているが、２つ以上のドレイン領域１２０によってパターンを繰り返すことが可能である。同様に、２つのソース領域１１０のみを示しているが、３つ以上のソース領域１１０によってパターンを繰り返すことが可能である。また、２つのドレイン領域１２０を、単一のソース領域１１０の両側に配設することも可能である。動作時には、電流は（矢印で示すように）ドレインからソースへ、ゲートの長さに沿って延びるチャネルを通って流れる。いくつかの実装形態では、ソース領域の長さはドレイン領域の長さに等しい。
[0025]図３Ａは、ソース及びドレイン領域の幅に平行な断面図である。ゲート１３０はそれぞれ、ゲート酸化膜層１３２、及び酸化膜層１３２の上の導電層１３４、例えばポリシリコン層を含む。いくつかの実装形態では、ゲート酸化膜は、隣接するドレイン１２０に近いより厚い領域、及び隣接するソース１１０に近いより薄い領域を含むことができる。各ゲートは、共通の制御電圧に結合することができる。
[0026]ソース領域１１０は、ｎドープｎ＋領域１１２、ｐドープｐ＋領域１１４、及びｐドープｐボディ拡散部（ｐボディ）１１６を含む。ｎ＋領域１１２とｐ＋領域１１４の双方は、ｐボディ１１６によって囲まれている。ｎ＋領域１１２及びｐ＋領域１１４は接しており、ｎ＋領域の方がドレイン領域１２０に近い。ｐボディ１１６は、ｐ＋領域１１４より低い不純物濃度を有する。ｐボディ１１６及びｎ＋領域１１２（例えば、酸化物の側壁より前に注入された狭いドープ領域）は、ゲート酸化膜１３２の下に延在しており、、ｐボディはｎ＋領域より先まで延在している。ｎ＋領域１１２及びｐ＋領域１１４への電気的接続は、上に設けられた金属層内のコンタクトパッド１３６（図２参照）によって構成され得る。いくつかの実装形態では、個々のコンタクトパッドがｎ＋領域１１２とｐ＋領域１１４の双方に接触する。
[0027]ドレイン領域１２０は、ｎドープｎ＋領域１２２、及びより低濃度にドープされたｎ型ドープドレイン（ＮＤＤ）１２４を含む。ｎ＋領域１２２は、ＮＤＤ１２４によって囲まれている。ＮＤＤは、ゲート酸化膜１３２の下に延在している。ｎ＋領域１２２への電気的接続は、上に設けられた金属層内のコンタクトパッド１３８（図２参照）によって構成され得る。
[0028]ＨＶ ｎウェル１０４は、ｎ＋領域１１２、１２２及びＮＤＤ１２４より低い不純物濃度を有する。
[0029]図３Ｂは、ｐ＋領域１１４を通る、ソースの長さに平行な、例えばゲート線に平行な部分断面図である。ｐボディ１１６は、ゲート線に平行な方向にｐ＋領域１１４より先まで延在し得る。同様に、ＨＶ ｎウェル１０４は、ゲート線に平行な方向にｐボディ１１６より先まで延在し得る。
[0030]基板の活性領域の外側の部分は、フィールド酸化膜１５０で覆うことができる。ｐボディ１１６とＨＶ ｎウェル１０４は双方ともに、ソース１１０に近接する領域においてフィールド酸化膜１５０の下に延在している。フィールド酸化膜１５０は、ＨＶ ｎウェル１０４を完全に囲むことができる。図示されていないが、導電性コンタクトをｐ型基板１０２に直接接触するように配置して、フィールド酸化膜１５０を越えた位置に基板電極を設けることができる。
[0031]図示するように、終端領域１４０は、ＨＶ ｎウェル１０４のｐボディ１１６とｐ型基板１０２の間に挟まれた部分を含む。これは（ゲート１３０に接する縁部と異なり）ソース領域１１０の横方向の縁部にあるので、この領域はチャネルとして働かない。
[0032]図３Ｃは、ｎ＋領域１２２を通る、ドレインの長さに平行な、例えばゲート線に平行な部分断面図である。ＮＤＤ１２４は、ゲート線に平行な方向にｎ＋領域１２２より先まで延在し得る。同様に、ＨＶ ｎウェル１０４は、ゲート線に平行な方向にＮＤＤ１２４より先まで延在し得る。
[0033]上述したように、基板の活性領域の外側の部分を、フィールド酸化膜１５０で覆うことができる。ＮＤＤ１２４とＨＶ ｎウェル１０４は双方共に、ドレイン１２０に近接した領域においてフィールド酸化膜１５０の下に延在し得る。
[0034]図示するように、終端領域１４２は、ＨＶ ｎウェル１０４のＮＤＤ１２４とｐ型基板１０２の間に挟まれた部分を含む。これは（ゲート１３０に隣接する縁部と異なり）ドレイン領域１１０の横方向の縁部にあるので、この領域はチャネルとして働かない。
[0035]このデバイスは、ドレイン−ボディ間の（例えば３Ｂ−３Ｂの断面に沿った、例えばｐボディから基板のｐ型ボディへの）外因性破壊電圧が、（例えば３Ａ−３Ａの断面に沿ったチャネルを通る）デバイスの真性破壊電圧よりわずかに小さくなるように設計されている。ｐボディ１１６とｐ型基板１０２の間のＨＶ ｎウェル１０４の幅ＷＨＶは、種々の不純物領域の濃度と共に、終端領域１４０における破壊電圧がチャネルにおける破壊電圧より低くなるように選択することができる。或いは、又は、更に、ＮＤＤ１２４とｐ型基板１０２の間のＨＶ ｎウェル１０４の幅ＷＨＶは、種々の不純物領域の濃度と共に、終端領域１４２における破壊電圧がチャネルにおける破壊電圧より低くなるように、したがって（例えば３Ｃ−３Ｃの断面に沿った、例えばＮＤＤから基板のｐ型ボディへの）外因性破壊電圧が、デバイスの真性破壊電圧よりわずかに低くなるように選択することができる。そうすることにより、破壊が生じるとき、衝突電離によって生成された電子−正孔対が固有チャネル領域から離れたところに存在するようになる。結果として、ＦＥＴのオン抵抗はもはやアバランシェ破壊によって劣化しなくなる。
[0036]さらに、図３Ｂ及び３Ｃはそれぞれ、ゲート線に垂直に延びるソース側及びドレイン側の破壊領域１４０及び１４２を示しているが、破壊領域は、ゲート１３４の下に、しかし、なおも真性チャネル内ではないところに存在し得、例えば破壊領域は、ＨＶ ｎウェル１０４のＮＤＤ１２４と隣のｐボディ１１４との間であるが、ドレイン１２０のｎ＋領域１２２と隣のソース１１０のｎ＋領域１１４との間ではない部分、或いはＨＶ ｎウェル１０４のゲート１３４の下にあるが、ＮＤＤ１２４とｐボディ１１４との間ではない部分に存在し得る。さらに、配列中の最も外側のソース領域又はドレイン領域では、ソース側又はドレイン側に、ゲート線１３４に平行に延びるが、ゲート及び関連するチャネルから更に遠くに存在する破壊領域を生成することが可能であり得る。
[0037]一次推定として、外因性の経路と真性の経路の間の破壊電圧の差（ΔＢＶ）を、破壊事象における最大電流と外因性破壊経路の直列抵抗の積によって決定することができる。破壊電圧の差（ΔＢＶ）は、外因性破壊電圧の１０％未満になるように選択することができる。例えばデバイスの破壊電圧が約３０ボルトである場合には、注入領域の濃度及び寸法を、外因性破壊電圧が約３０ボルト、真性破壊電圧が約３２ボルトになるように選択することができる。したがって、デバイス設計のこの新しい方法によって、破壊電圧値におけるΔＢＶのわずかなコスト（１〜２Ｖ）で、大きくシリコン領域を犠牲にすることなくデバイスに対する自己保護が得られる。
[0038]この真性破壊電圧と外因性破壊電圧の差を得る手法の一実施例を、以下に説明する。真性破壊電圧は、パワーＬＤＭＯＳ設計においてよく知られている手法によって、所望の破壊値に設計することが可能である。一方、この特定のデバイス構造での外因性破壊電圧は、同じ電位の２つのＰ型領域の間に挟まれた高電圧Ｎウェルの幅を調節することによって、所望の破壊電圧からΔＢＶを引いた値に調整することができる。
[0039]図４は、各ゲート領域１３０が異なる電位にバイアスすることができる２つの電気的に分離されたゲート１３０ａ、１３０ｂを含む他の実装形態を示している。各ゲート１３０ａ、１３０ｂは、ゲート酸化膜層１３２、及び酸化膜層１３２の上の導電層１３４、例えばポリシリコン層を含む。ゲート１３０ａ、１３０ｂは平行に延在し得る。ソース１１０により近いゲート１３０ａは、ｐボディ１１６のｎ＋領域１１２を越えて突出する部分の上に設けられており、したがって、ｐボディ１１６を通るチャネルの形成を制御することができる。ドレインにより近いゲート１３０ｂは、ＮＤＤ１２４のｎ＋領域１２２を越えた部分の上、及び（ＨＶ Ｎウェル１０４以外は未ドープとすることができる）チャネルの残りの部分の上に設けられており、したがって、真性破壊の領域における電位を制御することができる。したがって、ゲート１３０ａ、１３０ｂに対する電圧を選択することによって、破壊電圧値と破壊位置の双方を選択することが可能になる。
[0040]本発明のいくつかの実施形態について説明してきた。それでも、本発明の趣旨及び範囲から逸脱することなく、様々な変更を加えることが可能であることが理解されるであろう。例えば、Ｐ型ボディ及びＰ型基板について説明しているが、Ｐ型基板を他の利用可能なＰ型注入に置き換えることが可能である。したがって、他の実施形態も以下の特許請求の範囲の範囲内である。

Claims (30)

  1. ｐ型ボディを有するｐ型基板と、
    前記基板内に形成されたｎウェルであり、前記ｐ型基板の表面において該ｐ型基板の前記ｐ型ボディに当接する該ｎウェルと、
    前記ｎウェル内に形成されたソースであって、
    ｐドープｐボディ、
    前記ｐボディ内のｐドープｐ＋領域、及び
    前記ｐボディ内の第１のｎドープｎ＋領域
    を含む、該ソースと、
    前記ｎウェル内に形成され、前記ソースから間隔を置いて配置され、第２のｎドープｎ＋領域を含むドレインと、
    前記ドレインから前記ソースへの電流のためのチャネル領域であって、真性破壊電圧を有する、該チャネル領域と、
    前記ソースと前記ドレインの間の前記チャネル領域におけるチャネルの形成を制御するゲートと、
    前記チャネル領域の外側の、前記第２のｎドープｎ＋領域と前記基板の前記ｐ型ボディとの間の前記ｎウェル内の破壊領域であって、前記真性破壊電圧より低い外因性破壊電圧を有する破壊領域と、
    を備えるトランジスタ。
  2. 前記真性破壊電圧が、前記外因性破壊電圧より約１０％以下の大きさだけ大きい請求項１に記載のトランジスタ。
  3. 前記真性破壊電圧が、前記外因性破壊電圧より約１〜２ボルト大きい請求項１に記載のトランジスタ。
  4. 前記基板上に、前記ｎウェルを囲み、前記ｎウェルの一部の上に延在するフィールド酸化膜を更に備える請求項１に記載のトランジスタ。
  5. 前記ドレインが、前記第２のｎドープｎ＋領域を囲み、前記第２のｎドープｎ＋領域より低濃度にドープされたｎドープ領域を含む請求項４に記載のトランジスタ。
  6. 前記フィールド酸化膜が、前記ｎドープ領域の一部の上に延在する請求項５に記載のトランジスタ。
  7. 前記第１のｎドープｎ＋領域が、前記ｐ＋領域に接する請求項１に記載のトランジスタ。
  8. 前記チャネルが第１の方向に沿って延在しており、前記破壊領域が、前記第１の方向に垂直な第２の方向に沿って延在している、請求項１に記載のトランジスタ。
  9. 前記ドレインが、各々が前記第２のｎドープｎ＋領域を含む複数のドレイン領域を有する分散したドレインであり、前記ゲートが、前記ソースと前記ドレイン領域の間の複数の空乏領域を制御するために、複数のゲート線を含む、請求項１に記載のトランジスタ。
  10. 前記ソースが、各々が前記ｐボディ、前記ｐ＋領域及び前記第２のｎドープされたｎ＋領域を含む複数のソース領域を有する分散したソースであり、前記ゲートが、前記ソース領域と前記ドレインの間の複数の空乏領域を制御するために、複数のゲート線を含む、請求項１に記載のトランジスタ。
  11. 基板と、
    前記基板内に形成されたウェルと、
    前記ウェル内に注入された第１の不純物領域を含むドレインと、
    前記ウェル内に注入され、前記第１の不純物領域から間隔を置いて配置された第２の不純物領域を含むソースと、
    前記ドレインから前記ソースへの電流のためのチャネルであって、真性破壊電圧を有する、該チャネルと、
    前記ソースと前記ドレインの間の空乏領域を制御するゲートと、
    を備え、
    前記ドレイン、前記ソース、及び前記チャネルを含む前記ウェルが、前記基板の表面で該基板に当接しており、
    前記ウェル、ドレイン、及びソースが、前記真性破壊電圧より低い外因性破壊電圧を与え、破壊が前記チャネルの外側の前記ドレイン又は前記ソースに隣接して位置する前記ウェル内の破壊領域で生じるように構成されている、
    トランジスタ。
  12. 前記ドレインが、各々が前記第１の不純物領域を含む複数のドレイン領域を有する分散したドレインであり、前記ソースが、各々が前記第２の不純物領域を含む複数のソース領域を有する分散したソースであり、前記ゲートが、前記ソース領域と前記ドレイン領域の間の複数の空乏領域を制御するために、複数のゲート線を含む、請求項１１に記載のトランジスタ。
  13. 前記複数のドレイン及び前記複数のソースが、交互の列として配置されている、請求項１２に記載のトランジスタ。
  14. 前記列が第１の方向に沿って延び、前記破壊領域が、第１の方向に垂直な第２の方向に沿って延在する、請求項１３に記載のトランジスタ。
  15. 前記ウェル内の前記破壊領域が、前記列の端部に存在する請求項１３に記載のトランジスタ。
  16. 前記ドレインが、各々が前記第１の不純物領域を含む複数のドレイン領域を有する分散したドレインであり、前記ゲートが、前記ソースと前記ドレイン領域の間の複数の空乏領域を制御するために、複数のゲート線を含む、請求項１１に記載のトランジスタ。
  17. 前記ソースが、各々が前記第２の不純物領域を含む複数のソース領域を有する分散したソースであり、前記ゲートが、前記ソース領域と前記ドレインの間の複数の空乏領域を制御するために、複数のゲート線を含む、請求項１１に記載のトランジスタ。
  18. 前記基板がｐ型基板であり、前記ウェルがｎウェルである請求項１１に記載のトランジスタ。
  19. 前記第１の不純物領域がｎドープｎ＋領域ｎ＋であり、前記第２の不純物領域がｎドープｎ＋領域ｎ＋である請求項１８に記載のトランジスタ。
  20. 前記ソースがｐドープｐ＋領域を含む請求項１９に記載のトランジスタ。
  21. 前記ソースが、ｐドープｐボディ、前記第１の不純物領域、及び前記ｐボディ内に形成された前記ｐドープｐ＋領域を含む請求項２０に記載のトランジスタ。
  22. 前記破壊領域が、前記ｐボディに隣接して設けられている、請求項２１に記載のトランジスタ。
  23. 前記ドレインが、前記第２のｎドープｎ＋領域を囲み、前記第２のｎドープｎ＋領域より低濃度にドープされたｎドープ領域を含む請求項２１に記載のトランジスタ。
  24. 前記基板上に、前記ｎウェルを囲み、前記ｐボディの一部の上に延在するフィールド酸化膜を更に備える請求項２１に記載のトランジスタ。
  25. 前記基板上に、前記ウェルを囲み、前記ウェルの一部の上に延在するフィールド酸化膜を更に備える請求項１１に記載のトランジスタ。
  26. 前記真性破壊電圧が、前記外因性破壊電圧より約１０％以下の大きさだけ大きい請求項１１に記載のトランジスタ。
  27. 前記真性破壊電圧が、前記外因性破壊電圧より約１〜２ボルト大きい請求項１１に記載のトランジスタ。
  28. 前記ゲートが、第１の導電性領域、及び前記第１の導電性領域から電気的に分離され、独立にバイアスされる第２の導電性領域を含み、前記第１の導電性領域が前記ソース内のｐボディの上でのチャネルの形成を制御し、前記第２の導電性領域が真性破壊の前記領域における電位を制御する請求項１１に記載のトランジスタ。
  29. ｐ型ボディを有するｐ型基板にトランジスタを製造する方法であって、
    前記トランジスタのソース及びドレインにおける不純物領域の寸法及び濃度を選択する工程と、
    前記ソース及びドレインが内部に形成されるｎウェルのｎウェル濃度を選択する工程であり、該ｎウェルは前記基板に形成され、該ｎウェルは前記ｐ型基板の表面で該ｐ型基板の前記ｐ型ボディに当接する、該工程と、
    前記ソースの不純物領域と前記ドレインの不純物領域の間の距離を選択する工程と、
    前記寸法、濃度、距離及びｎウェル濃度から、前記ソースと前記ドレインの間のチャネルの真性破壊電圧を決定する工程と、
    前記ｎウェルの前記ソースを越えて延びる部分の幅を、前記ｎウェルの該部分が前記真性破壊電圧より低い外因性破壊電圧を有するように、選択する工程と、
    を含む方法。
  30. 前記基板を、前記不純物領域が前記選択された寸法及び濃度を有するように注入する工程と、前記基板を、前記ｎウェルが前記選択されたｎウェル濃度及び幅を有するように注入する工程と、を更に含む請求項２９に記載の方法。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8378422B2 (en) * 2009-02-06 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge protection device comprising a plurality of highly doped areas within a well
TWI487105B (zh) * 2009-12-16 2015-06-01 Macronix Int Co Ltd 側向功率金屬氧化物半導體場效應電晶體結構及其製造方法
CN101834209B (zh) * 2010-04-23 2012-01-11 无锡新洁能功率半导体有限公司 一种沟槽功率mos器件及其制造方法
WO2011145484A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8476736B2 (en) * 2011-02-18 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Low leakage diodes
US8754476B2 (en) * 2011-07-19 2014-06-17 Richtek Technology Corporation, R.O.C. High voltage device and manufacturing method thereof
US9236472B2 (en) * 2012-04-17 2016-01-12 Freescale Semiconductor, Inc. Semiconductor device with integrated breakdown protection
US9214542B2 (en) 2013-03-11 2015-12-15 Freescale Semiconductor, Inc. Semiconductor device with integrated electrostatic discharge (ESD) clamp
US9818868B2 (en) * 2013-11-25 2017-11-14 Texas Instruments Incorporated Metal oxide semiconductor and method of making
US9543379B2 (en) * 2014-03-18 2017-01-10 Nxp Usa, Inc. Semiconductor device with peripheral breakdown protection
US9559097B2 (en) 2014-10-06 2017-01-31 Nxp Usa, Inc. Semiconductor device with non-isolated power transistor with integrated diode protection
US11387114B2 (en) * 2019-06-24 2022-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with dummy gate and metal gate and method of fabricating the same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0488060U (ja) * 1990-12-13 1992-07-30
JP2001094094A (ja) * 1999-09-21 2001-04-06 Hitachi Ltd 半導体装置およびその製造方法
JP2003031805A (ja) * 2001-05-09 2003-01-31 Toshiba Corp 半導体装置
JP2003086790A (ja) * 2001-06-27 2003-03-20 Ricoh Co Ltd 半導体装置及びその製造方法、並びにその応用装置
JP2006108208A (ja) * 2004-10-01 2006-04-20 Nec Electronics Corp Ｌｄｍｏｓトランジスタを含む半導体装置
JP2006286800A (ja) * 2005-03-31 2006-10-19 Ricoh Co Ltd 半導体装置
JP2008041956A (ja) * 2006-08-07 2008-02-21 Nec Electronics Corp 半導体装置およびその製造方法
JP2008509545A (ja) * 2004-08-06 2008-03-27 オーストリアマイクロシステムズ アクチエンゲゼルシャフト 高圧ｎｍｏｓトランジスタおよび製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US22294A (en) * 1858-12-14 Folding table
US50619A (en) * 1865-10-24 Pipe-coupling
US5517046A (en) 1993-11-19 1996-05-14 Micrel, Incorporated High voltage lateral DMOS device with enhanced drift region
KR100249786B1 (ko) 1997-11-07 2000-03-15 정선종 트렌치 구조 드레인을 갖는 고압소자
US7115946B2 (en) 2000-09-28 2006-10-03 Kabushiki Kaisha Toshiba MOS transistor having an offset region
US20020053695A1 (en) 2000-11-07 2002-05-09 Chorng-Wei Liaw Split buried layer for high voltage LDMOS transistor
US6433614B1 (en) 2001-03-02 2002-08-13 Volterra Semiconductor Corporation MOSFET-based switch
US6768144B2 (en) 2001-12-31 2004-07-27 Texas Instruments Incorporated Method and apparatus for reducing leakage current in an SRAM array
US7719054B2 (en) * 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
US7525150B2 (en) 2004-04-07 2009-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage double diffused drain MOS transistor with medium operation voltage
DE102004036387B4 (de) * 2004-07-27 2018-05-03 Robert Bosch Gmbh Hochvolt-MOS-Transistor und entsprechendes Herstellungsverfahren
JP2006140372A (ja) * 2004-11-15 2006-06-01 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP4927340B2 (ja) * 2005-02-24 2012-05-09 オンセミコンダクター・トレーディング・リミテッド 半導体装置
TW200741892A (en) * 2006-03-02 2007-11-01 Volterra Semiconductor Corp A lateral double-diffused MOSFET (LDMOS) transistor and a method of fabricating

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0488060U (ja) * 1990-12-13 1992-07-30
JP2001094094A (ja) * 1999-09-21 2001-04-06 Hitachi Ltd 半導体装置およびその製造方法
JP2003031805A (ja) * 2001-05-09 2003-01-31 Toshiba Corp 半導体装置
JP2003086790A (ja) * 2001-06-27 2003-03-20 Ricoh Co Ltd 半導体装置及びその製造方法、並びにその応用装置
JP2008509545A (ja) * 2004-08-06 2008-03-27 オーストリアマイクロシステムズ アクチエンゲゼルシャフト 高圧ｎｍｏｓトランジスタおよび製造方法
JP2006108208A (ja) * 2004-10-01 2006-04-20 Nec Electronics Corp Ｌｄｍｏｓトランジスタを含む半導体装置
JP2006286800A (ja) * 2005-03-31 2006-10-19 Ricoh Co Ltd 半導体装置
JP2008041956A (ja) * 2006-08-07 2008-02-21 Nec Electronics Corp 半導体装置およびその製造方法

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