CN101933147B - 具保护沟道的功率晶体管及其制造方法 - Google Patents

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Abstract

晶体管包括衬底、形成于衬底的阱、漏极，包括注入阱中的第一杂质区、源极，包括注入阱中的第二杂质区且与第一杂质区相隔、供电流从漏极流向源极的沟道、和栅极，用以控制介于源极与漏极间的耗尽区。沟道具有本征击穿电压，阱、漏极和源极配置成提供比本征击穿电压小的非本征击穿电压，使击穿得以发生在位于沟道外且邻接漏极或源极的阱内的击穿区。

Description

具保护沟道的功率晶体管及其制造方法
技术领域
本发明是关于半导体器件。 
背景技术
诸如DC-DC转换器的电压调节器用来提供电子系统稳定的电压源。开关电压调节器(或简称“开关调节器”)已知为有效的DC-DC转换器。开关调节器通过将输入DC电压转换成高频电压信号并过滤高频输入电压信号而产生输出DC电压。明确地说，开关调节器包括开关，用以交替实现和解除输入DC电压源(如电池)与负载(如集成电路)间的耦合。一般包括电感器和电容器的输出滤波器耦合于输入电压源与负载之间，以过滤开关的输出并因此提供输出DC电压。诸如脉冲宽度调制器或脉冲频率调制器的控制器控制开关，以维持实质不变的输出DC电压。 
由于横向扩散金属氧化物半导体(LDMOS)晶体管在特定的导通电阻(Rdson)和漏极击穿电压(BVd_s)方面的性能权衡，其可用于开关调节器。导通电阻(Rdson)和器件的长期可靠度又是另一个性能权衡。 
参照图1，传统LDMOS晶体管300包括p型衬底302，其内形成高压n型阱(HV n-阱)304。HV n-阱中有具n掺杂的n+区域312、p掺杂的p+区域314与p掺杂的p-体扩散区(p-体区)316的源极区310、具n掺杂的n+区域322与较轻掺杂的n型掺杂漏极(NDD)324的漏极区320、和具栅氧化层332与多晶硅层334的栅极330。 
在传统LDMOS设计中，因形成耗尽区来提供高漏极电压电势，以致栅极330下方且介于n+区域322与HV n-阱304间的NDD中的区域340遭受到最大电场。由于区域340在导电时为位于电流路径，故已竭尽所能缩减此高电阻区。然缩减高电阻区将进一步提高电场梯度及造成高碰撞电离率。故在传统LDMOS设计中，区域340为关断时发生器件击穿之处。 
当区域340发生击穿时，此区域340会产生大量的空穴和电子。这些载流 子因具高能量而容易陷入器件漏极侧的栅氧化层内，导致器件固有特性恶化及影响长期可靠度，例如场效应晶体管(FET)导通电阻降低。避免功率LDMOS器件本征击穿的一种技术为与LDMOS器件并联设置击穿电压较小的第二器件，以强行限制LDMOS器件的漏极电压。但此方式需要更复杂的系统、更多的组件数量和更高的成本。 
发明内容
在一态样中，晶体管包括具p型体区的p型衬底、形成于衬底的n-阱、形成于n-阱的源极、形成于n-阱且与源极相隔的漏极、供电流从漏极流向源极的沟道区、栅极，用以控制位于源极与漏极间的沟道区的沟道形成、和击穿区，位于沟道区外的高压n-阱。源极包括p掺杂的p-体区、位于p-体区内的p掺杂的p+区域、和位于p-体区内的第一n掺杂的n+区域。漏极包括第二n掺杂的n+区域。击穿区位于p-体区与衬底的p型体区间。沟道区具有本征击穿电压，击穿区具有比本征击穿电压小的非本征击穿电压。 
在另一态样中，晶体管包括具p型体区的p型衬底、形成于衬底的n-阱、形成于n-阱的源极、形成于n-阱且与源极相隔的漏极、供电流从漏极流向源极的沟道区、栅极，用以控制位于源极与漏极间的沟道区的沟道形成、和击穿区，位于沟道区外的高压n-阱。源极包括p掺杂的p-体区、位于p-体区内的p掺杂的p+区域、和位于p-体区内的第一n掺杂的n+区域。漏极包括第二n掺杂的n+区域。击穿区位于第二n掺杂的n+区域与衬底的p型体区间。沟道区具有本征击穿电压，击穿区具有比本征击穿电压小的非本征击穿电压。 
任一上述态样的实施例可包括一或多个下列特征结构。衬底上的场氧化物可围绕n-阱及延伸越过部分n-阱。场氧化物可延伸越过部分p-体区。漏极可包括n掺杂区域，其围绕第二n掺杂的n+区域且掺杂更轻。场氧化物可延伸越过部分n掺杂区域。第一n掺杂的n+区域可毗连p+区域。沟道可沿着第一方向延伸，击穿区沿着垂直第一方向的第二方向延伸。本征击穿电压比非本征击穿电压大不超过约10％。本征击穿电压比非本征击穿电压大约1-2伏特。漏极可为分散式漏极，具有复数个各自包括第二n掺杂的n+区域的漏极区，栅极可包括复数个栅线，用以控制介于源极与漏极区间的复数个耗尽区。源极可为分散式源极，具有复数个各自包括p-体区、p+区域和第二n掺杂的n+区域 的源极区，栅极可包括复数个栅线，用以控制介于源极区与漏极间的复数个耗尽区。 
在又一态样中，晶体管包括衬底、形成于衬底的阱、漏极，包括注入阱中的第一杂质区、源极，包括注入阱中的第二杂质区且与第一杂质区相隔、供电流从漏极流向源极的沟道、和栅极，用以控制介于源极与漏极间的耗尽区。沟道具有本征击穿电压，阱、漏极和源极配置成提供比本征击穿电压小的非本征击穿电压，使击穿得以发生在位于沟道外且邻接漏极或源极的阱内的击穿区。 
实施例可包括一或多个下列特征结构。漏极可为分散式漏极，具有复数个各自包括第一杂质区的漏极区，源极可为分散式源极，具有复数个各自包括第二杂质区的源极区，栅极可包括复数个栅线，用以控制介于源极区与漏极区间的复数个耗尽区。复数个漏极和复数个源极可交替排成多行。各行可沿着第一方向延伸，高压阱中的击穿区可沿着垂直第一方向的第二方向延伸。阱中的击穿区可设在各行末端。漏极可为分散式漏极，具有复数个各自包括第一杂质区的漏极区，栅极可包括复数个栅线，用以控制介于源极与漏极区间的复数个耗尽区。源极可为分散式源极，具有复数个各自包括第二杂质区的源极区，栅极可包括复数个栅线，用以控制介于源极区与漏极间的复数个耗尽区。衬底可为p型衬底，阱可为n型阱。第一杂质区可为n掺杂的n+区域，第二杂质区为n掺杂的n+区域。源极可包括p掺杂的p+区域。源极可包括p掺杂的p-体区、第一杂质区和形成于p-体区内的p掺杂的p+区域。高压阱中的击穿区可邻接p-体区。漏极可包括n掺杂区域，其围绕第二n掺杂的n+区域且掺杂更轻。衬底上的场氧化物可围绕n-阱及延伸越过部分p-体区。衬底上的场氧化物可围绕高压阱及延伸越过部分高压阱。本征击穿电压比非本征击穿电压大不超过约10％。本征击穿电压比非本征击穿电压大约1-2伏特。栅极可包括第一导电区和电性隔离且独立偏压自第一导电区的第二导电区，第一导电区控制在源极的p-体区上的沟道形成，第二导电区控制本征击穿区的电势。 
在再一态样中，制造晶体管的方法包括选择晶体管的源极和漏极中杂质区的尺寸和浓度、选择n-阱的n-阱浓度，源极和漏极将形成于n-阱中、选择源极与漏极的杂质区间的距离、从尺寸、浓度、距离和n-阱浓度，决定介于源极与漏极间的沟道的本征击穿电压、以及选择延伸越过源极的部分n-阱的宽度，使部分的n-阱的非本征击穿电压比本征击穿电压小。 
实施例可包括一或多个下列特征结构。衬底可注入具选定尺寸和浓度的杂质区，及注入具选定n-阱浓度和宽度的n-阱。 
实施例可包括一或多个下列特征结构。当击穿发生时，碰撞电离产生的电子空穴对可远离本征沟道区。如此，FET导通电阻不需因突如其来的击穿而降低。此法不会牺牲重要的硅区域。 
一或多个实施例将配合附图详述于下。其他特征、目的和优点在参阅说明书、附图和后附权利要求书后，将变得更清楚易懂。 
附图说明
图1为传统LDMOS晶体管的截面图。 
图2为LDMOS晶体管的一实施例的平面图。 
图3A、3B及3C为图2LDMOS晶体管的截面图。 
图4为LDMOS晶体管的另一实施例的截面图。 
各图中相同的元件符号代表相似的元件。 
具体实施方式
大体而言，本文是关于具有固有的自我保护能力的功率器件。即，器件设计成当击穿发生时，碰撞电离产生的电子空穴对将远离本征沟道区(从漏极的n+区域到源极的n+/p+区域的直接电流路径)。 
大体而言，功率器件具有一优势，即在应用中功率LDMOS并非一维器件。特别地，器件可设计让沟道沿着第一路径(如沿着第一方向)，而击穿沿着第二路径发生(如沿着垂直的第二方向)。 
图2为LDMOS器件100的平面图。LDMOS晶体管100包括p型衬底102，其内形成高压n型阱(HV n-阱)104。HV n-阱中有由栅极130隔开的源极区110和漏极区120。源极区110沿着栅极延伸的长度LS大于其垂直方向的宽度WS。同样地，漏极区120沿着栅极延伸的长度LD大于其垂直方向的宽度WD。尺寸可从重掺杂区域的边界算起。 
源极区110和漏极区120可交替排成多个行，各行被栅极130隔开。虽然只绘示一漏极区120，但图案也可重复配置一个以上的漏极区120。同样地，虽然只绘示二源极区110，但图案也可重复配置二个以上的源极区110。又， 单一源极区110的相对侧可配置二漏极区120。运作时，电流经由沿着栅极长度延伸的沟道从漏极流向源极(如箭头所指)。在一些实施例中，源极区的长度等于漏极区的长度。 
图3A为与源极与漏极区宽度平行的截面图。每一栅极130包括栅氧化层132和导电层134(如多晶硅层)于栅氧化层132上。在一些实施例中，栅氧化层包括靠近相邻漏极区120的较厚区域、和靠近相邻源极区110的较薄区域。各栅极连接公共的控制电压。 
源极区110包括n掺杂的n+区域112、p掺杂的p+区域114和p掺杂的p-体扩散区(p-体区)116。p-体区116围绕n+区域112和p+区域114。n+区域112毗连p+区域114，且n+区域接近漏极区120。p-体区116的杂质浓度低于p+区域114。p-体区116和n+区域112(如于氧化物侧壁前注入的浅掺杂区)在栅氧化层132下方延伸，p-体区比n+区域延伸更远。上金属层的接触垫136(参见图2)电性连接n+区域112和p+区域114。在一些实施例中，个别接触垫同时接触n+区域112和p+区域114。 
漏极区120包括n掺杂的n+区域122和较轻掺杂的n型掺杂漏极(NDD)124。NDD 124围绕n+区域122。NDD在栅氧化层132下方延伸。上金属层的接触垫138(参见图2)电性连接n+区域122。 
HV n-阱104的杂质浓度低于n+区域112、122和NDD 124。 
图3B为与源极长度平行的局部截面图，例如与通过p+区域114的栅线平行。p-体区116在平行栅线的方向上比p+区域114延伸更远。同样地，HV n-阱104在平行栅线的方向上比p-体区116延伸更远。 
有源区外的部分衬底由场氧化物150覆盖。p-体区116和HV n-阱104在邻近源极区110的场氧化物150下方延伸。场氧化物150可完全围住HV n-阱104。虽未绘示，但导电接触可设置直接接触p型衬底102，以于场氧化物150更远处做为衬底电极。 
如图所示，终止区140包括一部分的HV n-阱104，其夹设在p-体区116与p型衬底102之间。由于其位于源极区110的侧边(邻接栅极130的边缘对面)，故此区域不当作沟道。 
图3C为与漏极长度平行的局部截面图，例如与通过n+区域122的栅线平行。NDD 124在平行栅线的方向上比n+区域122延伸更远。同样地，HV n- 阱104在平行栅线的方向上比NDD 124延伸更远。 
如上所述，有源区外的部分衬底由场氧化物150覆盖。NDD 124和HV n-阱104在邻近漏极区120的场氧化物150下方延伸。 
如图所示，终止区142包括一部分的HV n-阱104，其夹设在NDD 124与p型衬底102之间。由于其位于漏极区120的侧边(邻接栅极130的边缘对面)，故此区域不当作沟道。 
器件设计使得漏极到体区的非本征击穿电压(如沿着3B-3B截面，从p-体区至衬底的p型体区)略比器件的本征击穿电压(如沿着3A-3A截面，通过沟道)小。可选择HV n-阱104在p-体区116与p型衬底102间的宽度(WHV)、和不同杂质区的浓度以使终止区140的击穿电压小于沟道的击穿电压。或者或此外，可选择HV n-阱104在NDD 124与p型衬底102间的宽度(WHV)、和不同杂质区的浓度以使终止区142的击穿电压小于沟道的击穿电压，以致非本征击穿电压(如沿着3C-3C截面，从NDD至衬底的p型体区)略比器件的本征击穿电压小。如此，当击穿发生时，碰撞电离产生的电子空穴对将远离本征沟道区。故FET导通电阻不再因突如其来的击穿而降低。 
此外，尽管图3B及3C绘示击穿区140、142分别设在源极和漏极侧边，其垂直于栅线，然击穿区可在栅134之下，但仍不在本征沟道中，例如，击穿区可在HV n-阱104于NDD 124和相邻的p-体区114之间的部分，但不在漏极120的n+区122和相邻的源极110的n+区114之间，或者可在HV n-阱104于栅134下方的部分，但不在NDD 124和p-体区114之间。此外，对于阵列中最外面的源极或漏极区，击穿区可形成在源极或漏极侧边，其平行于栅线134，但远离栅和相关沟道。 
按照一阶估算，非本征路径与本征路径间的击穿电压差(ΔBV)可由击穿事件的最大电流与非本征击穿路径的串联电阻的乘积判定。可选择击穿电压差(ΔBV)为小于非本征击穿电压的10％。例如，若器件的击穿电压为约30伏特，则可选择注入区域的浓度和尺寸，以使非本征击穿电压为约30伏特，本征击穿电压为约32伏特。此新的器件设计方法可达到器件自我保护的目的，虽然稍微损失击穿电压值的ΔBV(1-2伏特)，但不会牺牲任何重要的硅面积。 
达成本征与非本征击穿电压差的方法实例将说明于下。利用已有的功率LDMOS设计方式，可调整本征击穿电压成预定击穿值。通过改变置于两个相 同电势的p型区域间的高压n-阱宽度，可将此特殊器件结构的非本征击穿电压调整成预定击穿电压减去ΔBV的值。 
图4绘示另一实施例，其中各栅极区130包括两个电性隔离的栅极130a、130b，其偏压成不同电势。每一栅极130a、130b包括栅氧化层132和导电层134(如多晶硅层)于栅氧化层132上。栅极130a、130b可平行延伸。靠近源极区110的栅极130a设在突出n+区域112的部分p-体区116上，而可通过p-体区116控制沟道形成。靠近漏极的栅极130b设在伸出n+区域122的部分NDD 124和其余沟道部分(除了HV n-阱104外，该沟道部分可未经掺杂)上，而可控制本征击穿区的电压电势。故通过选择栅极130a、130b上的电压可选择击穿电压值和击穿位置。 
本发明已以一些实施例揭露如上。然应理解在不脱离本发明的精神和范围内，其当可作各种的更动与润饰。例如，虽然在此是叙述p型体区和p型衬底，但p型衬底当可以其他可用的p型注入代替。因此，其他实施例也落在后附权利要求所界定的范围内。 

Claims (40)

1.一种LDMOS晶体管，包含：
p型衬底，具p型体区；
高压n-阱，形成于该衬底；
源极，形成于该高压n-阱且包括：
p掺杂的p-体区；
p掺杂的p+区域，位于该p-体区内；以及
第一n掺杂的n+区域，位于该p-体区内；
漏极，形成于该高压n-阱且与该源极相隔，该漏极包括第二n掺杂的n+区域；
沟道区，供电流从该漏极流向该源极，该沟道区具有本征击穿电压；
栅极，用以控制位于该源极与该漏极间的该沟道区的沟道形成；以及
击穿区，位于该沟道区外且介于该p-体区与该衬底的该p型体区间的该高压n-阱内，该击穿区具有比该本征击穿电压小的非本征击穿电压。
2.如权利要求1所述的LDMOS晶体管，还包含场氧化物，位于该衬底上且围绕该高压n-阱及延伸越过一部分的该高压n-阱。
3.如权利要求2所述的LDMOS晶体管，其中该场氧化物延伸越过一部分的该p-体区。
4.如权利要求1所述的LDMOS晶体管，其中该本征击穿电压比该非本征击穿电压大不超过10％。
5.如权利要求1所述的LDMOS晶体管，其中该本征击穿电压比该非本征击穿电压大1-2伏特。
6.如权利要求1所述的LDMOS晶体管，其中该漏极包含n掺杂区域，围绕该第二n掺杂的n+区域且掺杂更轻。
7.如权利要求1所述的LDMOS晶体管，其中该第一n掺杂的n+区域毗连该p+区域。
8.如权利要求1所述的LDMOS晶体管，其中该沟道沿着第一方向延伸，该击穿区沿着垂直该第一方向的第二方向延伸。
9.如权利要求1所述的LDMOS晶体管，其中该漏极为分散式漏极，具有多个各自包括该第二n掺杂的n+区域的漏极区，且该栅极包括多条栅线，用以控制介于该源极与该些漏极区间的多个耗尽区。
10.如权利要求1所述的LDMOS晶体管，其中该源极为分散式源极，具有多个各自包括该p-体区、该p+区域和该第一n掺杂的n+区域的源极区，且该栅极包括多条栅线，用以控制介于该些源极区与该漏极间的多个耗尽区。
11.一种LDMOS晶体管，包含：
p型衬底，具p型体区；
高压n-阱，形成于该衬底；
源极，形成于该高压n-阱且包括：
p掺杂的p-体区；
p掺杂的p+区域，位于该p-体区内；以及
第一n掺杂的n+区域，位于该p-体区内；
漏极，形成于该高压n-阱且与该源极相隔，该漏极包括第二n掺杂的n+区域；
沟道区，供电流从该漏极流向该源极，该沟道区具有本征击穿电压；
栅极，用以控制位于该源极与该漏极间的该沟道区的沟道形成；以及
击穿区，位于该沟道区外且介于该第二n掺杂的n+区域与该衬底的该p型体区间的该高压n-阱内，该击穿区具有比该本征击穿电压小的非本征击穿电压。
12.如权利要求11所述的LDMOS晶体管，其中该本征击穿电压比该非本征击穿电压大不超过10％。
13.如权利要求11所述的LDMOS晶体管，其中该本征击穿电压比该非本征击穿电压大1-2伏特。
14.如权利要求11所述的LDMOS晶体管，还包含场氧化物，位于该衬底上且围绕该高压n-阱及延伸越过一部分的该高压n-阱。
15.如权利要求14所述的LDMOS晶体管，其中该漏极包含n掺杂区域，围绕该第二n掺杂的n+区域且掺杂更轻。
16.如权利要求15所述的LDMOS晶体管，其中该场氧化物延伸越过一部分的该n掺杂区域。
17.如权利要求11所述的LDMOS晶体管，其中该第一n掺杂的n+区域毗连该p+区域。
18.如权利要求11所述的LDMOS晶体管，其中该沟道沿着第一方向延伸，该击穿区沿着垂直该第一方向的第二方向延伸。
19.如权利要求11所述的LDMOS晶体管，其中该漏极为分散式漏极，具有多个各自包括该第二n掺杂的n+区域的漏极区，且该栅极包括多条栅线，用以控制介于该源极与该些漏极区间的多个耗尽区。
20.如权利要求11所述的LDMOS晶体管，其中该源极为分散式源极，具有多个各自包括该p-体区、该p+区域和该第一n掺杂的n+区域的源极区，且该栅极包括多条栅线，用以控制介于该些源极区与该漏极间的多个耗尽区。
21.一种LDMOS晶体管，包含：
衬底；
高压阱，形成于该衬底；
漏极，包括注入该高压阱中的第一杂质区；
源极，包括注入该高压阱中的第二杂质区且与该第一杂质区相隔；
沟道，供电流从该漏极流向该源极，该沟道具有本征击穿电压；以及
栅极，用以控制介于该源极与该漏极间的耗尽区；
其中该高压阱、该漏极和该源极配置成在位于该沟道外且邻接该漏极或该源极的该高压阱内提供击穿区，该击穿区具有比该本征击穿电压小的非本征击穿电压。
22.如权利要求21所述的LDMOS晶体管，其中该漏极为分散式漏极，具有多个各自包括该第一杂质区的漏极区，该源极为分散式源极，具有多个各自包括该第二杂质区的源极区，且该栅极包括多条栅线，用以控制介于该些源极区与该些漏极区间的多个耗尽区。
23.如权利要求22所述的LDMOS晶体管，其中该些漏极区和该些源极区交替排成多行。
24.如权利要求23所述的LDMOS晶体管，其中该些行沿着第一方向延伸，该高压阱中的该击穿区沿着垂直该第一方向的第二方向延伸。
25.如权利要求23所述的LDMOS晶体管，其中该高压阱中的该击穿区设在该些行的末端。
26.如权利要求21所述的LDMOS晶体管，其中该漏极为分散式漏极，具有多个各自包括该第一杂质区的漏极区，且该栅极包括多条栅线，用以控制介于该源极与该些漏极区间的多个耗尽区。
27.如权利要求21所述的LDMOS晶体管，其中该源极为分散式源极，具有多个各自包括该第二杂质区的源极区，且该栅极包括多条栅线，用以控制介于该些源极区与该漏极间的多个耗尽区。
28.如权利要求21所述的LDMOS晶体管，其中该衬底为p型衬底，该高压阱为n型阱。
29.如权利要求28所述的LDMOS晶体管，其中该第一杂质区为第一n掺杂的n+区域，该第二杂质区为第二n掺杂的n+区域。
30.如权利要求29所述的LDMOS晶体管，其中该源极包含p掺杂的p+区域。
31.如权利要求30所述的LDMOS晶体管，其中该源极包含p掺杂的p-体区、形成于该p-体区内的该第二杂质区、以及形成于该p-体区内的该p掺杂的p+区域。
32.如权利要求31所述的LDMOS晶体管，其中该高压阱中的该击穿区邻接该p-体区。
33.如权利要求31所述的LDMOS晶体管，其中该漏极包含n掺杂区域，围绕该第一n掺杂的n+区域且掺杂更轻。
34.如权利要求31所述的LDMOS晶体管，还包含场氧化物，位于该衬底上且围绕该高压阱及延伸越过一部分的该p-体区。
35.如权利要求21所述的LDMOS晶体管，还包含场氧化物，位于该衬底上且围绕该高压阱及延伸越过一部分的该高压阱。
36.如权利要求21所述的LDMOS晶体管，其中该本征击穿电压比该非本征击穿电压大不超过10％。
37.如权利要求21所述的LDMOS晶体管，其中该本征击穿电压比该非本征击穿电压大1-2伏特。
38.如权利要求31所述的LDMOS晶体管，其中该栅极包含第一导电区和电性隔离且独立偏压自该第一导电区的第二导电区，该第一导电区控制在该源极的p-体区上的沟道形成，该第二导电区控制本征击穿区的电势。
39.一种制造LDMOS晶体管的方法，包含以下步骤：
选择用于该晶体管的源极和漏极中多个杂质区的尺寸和浓度；
选择n-阱的n-阱浓度，该源极和该漏极将形成于该n-阱中；
选择该源极与该漏极的该些杂质区间的距离；
从该尺寸、该浓度、该距离和该n-阱浓度，决定介于该源极与该漏极间的沟道的本征击穿电压；以及
选择延伸越过该源极的该n-阱的一部分的宽度，使该部分的该n-阱具有比该本征击穿电压小的非本征击穿电压。
40.如权利要求39所述的方法，还包含以下步骤：将衬底注入杂质以形成具该选定尺寸和浓度的该些杂质区、以及将该衬底注入杂质以形成具该选定n-阱浓度和宽度的该n-阱。
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