CN1794451A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN1794451A
CN1794451A CNA2005101247801A CN200510124780A CN1794451A CN 1794451 A CN1794451 A CN 1794451A CN A2005101247801 A CNA2005101247801 A CN A2005101247801A CN 200510124780 A CN200510124780 A CN 200510124780A CN 1794451 A CN1794451 A CN 1794451A
Authority
CN
China
Prior art keywords
neighboring area
channel layer
peripheral part
element portion
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005101247801A
Other languages
English (en)
Other versions
CN100514646C (zh
Inventor
金子守
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Publication of CN1794451A publication Critical patent/CN1794451A/zh
Application granted granted Critical
Publication of CN100514646C publication Critical patent/CN100514646C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Abstract

一种半导体装置及其制造方法，在现有的功率MOSFET中，由于在元件部产生击穿，在保护环结束，故存在击穿位置移动，产生击穿电压不稳定的蠕变现象的问题。在本发明中，在包围元件部的元件外周部形成npn结或pin结，施加与元件部的源极电极相同的电位，使元件外周部的击穿电压通常比元件部的击穿电压低。或者，降低元件外周部的电阻。由此，击穿通常在元件外周部产生，击穿电压稳定。并且，由于在脆弱的栅极氧化膜不产生击穿，从而防止击穿引起的破坏。另外，由于电阻变低，故静电破坏承受力提高。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别是涉及可精密控制漏极-源极间击穿电压的半导体装置及其制造方法。
背景技术
图21表示现有的分立式半导体装置的剖面图。图中表示MOSFET的情况，在元件部151上设置例如槽结构的MOS晶体管140。包围元件部151的外周的元件外周部150上设置比沟道层134深，且与沟道层134相同导电型的保护环133，缓和在元件部151周端部的电场集中。另外，为在栅极电极143上施加栅极电压，多晶硅143c与栅极连接电极148连接。
使用图21说明现有的半导体装置的制造方法。
MOSFET在n+型硅半导体衬底131上层积n-型半导体层等，形成漏极区域132。将形成于其表面的氧化膜的一部分开口，形成p型保护环133。然后，同样地形成p型沟道层134，并形成贯通沟道层134，到达漏极区域132的槽137。
另外，将槽137的内壁由栅极氧化膜141覆盖，设置由填充在槽137内的多晶硅构成的栅极电极143。然后，将一部分多晶硅143c引出到衬底上。在与槽137邻接的沟道层134的表面形成n+型源极区域145，在相邻的两个单元的源极区域145间的沟道层134表面及元件部外周设置p+型体区144。
栅极电极143上由层间绝缘膜146覆盖，并设置与源极区域145及体区144接触的源极电极147，形成排列有多个MOSFET140的元件部151。另外，在形成源极电极147时，形成与多晶硅143c接触的栅极连接电极148(例如参照专利文献1)。
专利文献1：特开2004-31386号公报(图4)
MOS型晶体管的漏极-源极间的击穿电压BVDS(Breakdown Voltagebetween Drain and Source)是赋予晶体管性能、规格特征的重要的器件参数。如图21，在分立型MOSFET中，BVDS的值基本上由晶体管的元件部(有源区域)151内的pn结的杂质浓度比，即沟道层134和n-型半导体层132的杂质浓度比决定。但是，由于沟道层134的杂质浓度主要决定晶体管的阈值电压，故不能自由改变沟道层134的杂质浓度。
因此，作为决定BVDS值的工艺参数，通过n-型半导体层(外延层)132的杂质浓度及n-型半导体层132的厚度进行控制。
特别是在槽结构的MOS晶体管的情况下，由于栅极电极143贯通沟道层134，达到n-型半导体层132上，故击穿的机理比其更复杂。即、实际的BVDS值不仅与沟道层134和n-型半导体层132的杂质浓度比有关，而且还受到槽137(栅极电极143)的深度或形状的影响，故难于自如设定。
不仅不能高精度地控制BVDS的值，而且在元件部151的哪个部分击穿也不确定。
另外，周知的是设于沟道层134外周的保护环133缓和元件部151周端部的电场集中，对确保耐压有效。但是，在设有保护环133的情况下，由于受到保护环133接合耐压的影响，BVDS不稳定。
例如，当在漏极-源极间施加电压时，在击穿之前，耗尽层在芯片的整个面扩散，初期击穿在位于芯片中心的元件部151上产生。但是，在击穿后，耗尽层在芯片周边的保护环133上扩散，故最终漏极-源极间击穿的位置是保护环133。即，在击穿初期，在BVDS值低的元件部151击穿，但随着耗尽层扩散，击穿位置移动，在保护环133结束。随之，产生BVDS值改变的现象(下面将该现象称为蠕变现象)，存在晶体管的击穿耐压特性不稳定的问题。
发明内容
本发明是鉴于这样的课题而构成的，本发明第一方面提供半导体装置，其具有：元件部，其具有构成漏极区域的一导电型半导体衬底、设于所述衬底表面上的反向导电型沟道层、介由绝缘膜与所述沟道层相接而设置的栅极电极、设于与所述栅极电极邻接的所述沟道层表面上的一导电型源极区域；元件外周部，其包围所述元件部的外周；反向导电型周边区域，其设于所述元件外周部；第一电极，其与所述元件部的所述源极区域接触；第二电极，其设于所述周边区域上，与所述元件外周部电连接，将漏极-源极间的击穿位置诱导至所述元件外周部。
本发明第二方面提供半导体装置，其具有：元件部，其具有构成漏极区域的一导电型半导体衬底、设于所述衬底表面上的反向导电型沟道层、介由绝缘膜与所述沟道层相接而设置的栅极电极、设于与所述栅极电极邻接的所述沟道层表面上的一导电型源极区域；元件外周部，其包围所述元件部的外周；反向导电型周边区域，其设于所述元件外周部；周边一导电型区域，其设于所述周边区域；第一电极，其与所述元件部的所述源极区域接触；第二电极，其与所述周边一导电型区域接触，所述元件外周部的击穿电压比所述元件部的击穿电压低。
另外，所述周边区域具有与所述沟道层相同程度的杂质浓度。
在所述周边区域内设置比该周边区域杂质浓度低的第一反向导电型区域。
在所述周边区域内设置比该周边区域杂质浓度高的第二反向导电型区域。
所述周边一导电型区域具有与所述源极区域相同程度的杂质浓度。
本发明第三方面提供半导体装置，其具有：元件部，其具有构成漏极区域的一导电型半导体衬底、设于所述衬底表面上的反向导电型沟道层、介由绝缘膜与所述沟道层相接而设置的栅极电极、设于与所述栅极电极邻接的所述沟道层表面上的一导电型源极区域；元件外周部，其包围所述元件部的外周；反向导电型周边区域，其设于所述元件外周部；第一电极，其与所述元件部的所述源极区域接触；第二电极，其与所述周边反向导电型区域连接，将所述元件外周部设为比所述元件部低的低电阻。
另外，在所述周边区域设置比该周边区域深、且杂质浓度高的周边反向导电型区域。
所述周边区域的杂质浓度比所述沟道层的高，深度比所述沟道层深。
所述元件部包括与所述沟道层端部相接而设置的反向导电型保护环。
所述第一电极和所述第二电极电连接。
本发明第四方面提供半导体装置的制造方法，在构成漏极区域的一导电型半导体衬底表面设置反向导电型沟道层，形成配置MOS晶体管的元件部和包围该元件部的外周的元件外周部，该制造方法包括：在所述元件外周部形成反向导电型周边区域的工序；形成与所述周边区域及所述元件部电连接的电极的工序。
本发明第五方面提供半导体装置的制造方法，在构成漏极区域的一导电型半导体衬底表面设置反向导电型沟道层，形成配置MOS晶体管的元件部和包围该元件部的外周的元件外周部，该制造方法包括：在所述元件外周部形成反向导电型周边区域的工序；在所述周边区域表面形成周边一导电型区域的工序；形成与所述周边一导电型区域接触，且与所述元件部电连接的电极的工序。
本发明第六方面提供半导体装置的制造方法，形成配置MOS晶体管的元件部和包围该元件部的外周的元件外周部，该制造方法包括：在所述元件部的构成漏极区域的一导电型半导体衬底表面形成反向导电型沟道层，在所述元件外周部形成反向导电型周边区域的工序；形成介由绝缘膜与所述沟道层相接的栅极电极的工序；在与所述栅极电极邻接的所述沟道层表面形成一导电型源极区域，并在所述周边区域表面形成周边一导电型区域的工序；形成与所述源极区域接触的第一电极、和与所述周边一导电型区域接触，并与所述第一电极电连接的第二电极的工序。
另外，在所述周边区域内形成比该周边区域杂质浓度低的第一反向导电型区域。
在所述周边区域内形成比该周边区域杂质浓度高的第二反向导电型区域。
另外，使所述元件外周部的击穿电压比所述元件部的击穿电压低。
本发明第七方面提供半导体装置的制造方法，在构成漏极区域的一导电型半导体衬底表面设置反向导电型沟道层，形成配置MOS晶体管的元件部和包围该元件部的外周的元件外周部，该制造方法包括：在所述元件外周部形成反向导电型周边区域的工序；形成与所述周边反向导电型区域及所述元件部电连接的电极的工序。
本发明第八方面提供半导体装置的制造方法，形成配置MOS晶体管的元件部、和包围该元件部的外周的元件外周部，该制造方法包括：在所述元件部的构成漏极区域的一导电型半导体衬底表面形成反向导电型沟道层，并在所述元件外周部形成反向导电型周边区域的工序；形成介由绝缘膜与所述沟道层相接的栅极电极的工序；在与所述栅极电极邻接的所述沟道层表面形成一导电型源极区域的工序；形成与所述源极区域接触的第一电极、和与所述周边反向导电型区域连接，并与所述第一电极电连接的第二电极的工序。
另外，在所述周边区域形成比该周边区域深、且杂质浓度高的周边反向导电型区域。
所述周边区域的杂质浓度比所述沟道层的高，所述周边区域的深度比所述沟道层深。
所述元件外周部的电阻值比所述元件部的电阻值低。
所述周边区域与所述沟道层由同一工序形成。
根据本发明，第一，通过在元件外周部形成npn结，并使元件外周部的击穿电压比元件部的击穿电压低，来诱导从初期击穿时开始不在元件部击穿，而在元件外周部产生击穿。即，可抑止BVDS值的变动(蠕变现象)，可使MOS晶体管的击穿耐压特性稳定。
第二，通过使周边区域的杂质浓度与沟道层的杂质浓度不同，可调整元件外周部的击穿电压。因此，可不改变沟道层，而设计对应规定耐压的元件外周部，且精密地控制BVDS。即，可将沟道层设为规定的阈值，实现在元件外周部得到所希望的耐压的器件设计。
另外，使周边区域的杂质浓度与沟道层的杂质浓度为相同程度，并在周边区域内设置与周边区域杂质浓度不同的第一反向导电型区域或第二反向导电型区域，由此，可调整元件外周部的击穿电压。因此，即使周边区域与沟道层在同一工序形成，也可以设计对应规定耐压的元件外周部。
第三，通过在元件外周部形成隧道结，将元件外周部设为比元件部低的低电阻，诱导从初期击穿时开始在元件外周部产生击穿。
第四，实现高的静电破坏承受力。通过在元件外周部形成容易击穿(结耐压低)的npn结或p+/n-/n+结，在击穿时，得到电阻值接近0的I-V特性。因此，元件外周部的破坏电流(过电流)IOS变高，故有效抵抗器件的破坏。
第五，周边区域可以与沟道层由同一工序形成。另外，在元件外周部形成npn结的情况下，周边n型区域可以与源极区域由同一工序形成。因此，可利用现行的工艺流程，避免掩模增加及工艺的增加、
第六，在形成隧道结的情况下，周边区域的源极接触区域可以与体区由同一工序形成。因此，仅追加形成第一周边p型区域的工序，可使击穿特性稳定化，并提供可精密控制BVDS的半导体装置的制造方法。
附图说明
图1(A)是说明本发明半导体装置的平面图，(B)是剖面图；
图2(A)～(B)是说明本发明半导体装置的特性图；
图3(A)是说明本发明半导体装置的平面图，(B)是剖面图；
图4是说明本发明半导体装置的剖面图；
图5(A)～(B)是说明本发明半导体装置的剖面图；
图6(A)是说明本发明半导体装置的平面图，(B)是剖面图；
图7是说明本发明半导体装置的剖面图；
图8是说明本发明半导体装置的特性图；
图9(A)～(C)是说明本发明半导体装置的特性图；
图10(A)～(C)是说明本发明半导体装置的制造方法的剖面图；
图11(A)～(C)是说明本发明半导体装置的制造方法的剖面图；
图12(A)～(C)是说明本发明半导体装置的制造方法的剖面图；
图13(A)～(B)是说明本发明半导体装置的制造方法的剖面图；
图14(A)～(C)是说明本发明半导体装置的制造方法的剖面图；
图15是说明本发明半导体装置的制造方法的剖面图；
图16(A)～(C)是说明本发明半导体装置的制造方法的剖面图；
图17(A)～(C)是说明本发明半导体装置的制造方法的剖面图；
图18(A)～(C)是说明本发明半导体装置的制造方法的剖面图；
图19(A)～(C)是说明本发明半导体装置的制造方法的剖面图；
图20(A)～(C)是说明本发明半导体装置的制造方法的剖面图；
图21是说明现有的半导体装置及其制造方法的剖面图。
符号说明
1n+型硅半导体衬底
2漏极区域
3保护环
4沟道层
5CVD氧化膜
6槽开口部
8槽
11栅极氧化膜
13栅极电极
14体区
15源极区域
16层间绝缘膜
17第一源极电极
18栅极连接电极
19第二源极电极
20元件外周部
21元件部
22周边区域
23周边n型区域
24第一p型区域
25周边p型区域
26源极接触区域
34第二p型区域
40MOS晶体管
131n+型硅半导体衬底
132漏极区域
133保护环
134沟道层
137槽
140MOS晶体管
141栅极氧化膜
143栅极电极
144体区
145源极区域
146层间绝缘膜
148栅极连接电极
150元件外周部
151元件部
具体实施方式
以n沟道的槽型MOSFET为例，参照图1～图20详细说明本发明的实施例。
图1中说明本发明的第一实施例。图表示本发明的半导体装置的结构。图1(A)是芯片的平面概要图，省略源极电极、栅极连接电极等金属电极层。另外，图1(B)是A-A线的放大剖面图。
半导体装置具有元件部21和元件外周部20，在虚线内侧的元件部21上排列有多个MOS晶体管40。第一源极电极17与元件部21上的各MOS晶体管40的源极区域15连接而设置。
MOS晶体管40的栅极电极13通过连接部13a向元件部21的周端部延伸。连接部13a介由设于其上的栅极连接电极18与栅极焊盘电极18p连接，由此，在MOS晶体管40上施加栅极电压。
在虚线外侧的元件外周部20上设置周边区域22。周边区域22例如为具有与沟道层4相同程度的杂质浓度的反向导电型区域，在第一实施例中，周边区域22的表面上设置周边一导电型区域23。并且，设置与周边一导电型区域23接触的第二源极电极19。第二源极电极19与第一源极电极17电连接，即，在第二源极电极19上施加源极电位。
在本实施例中，如下所示，将到虚线所示的保护环3端部的区域称为元件部21，将包围元件区域外周的区域称为元件外周部20。
如图1(B)的剖面图所示，在n+型硅半导体衬底1上设置层积外延层等的n-型半导体层2，构成漏极区域10。MOS晶体管40形成在设于其表面上的沟道层4上。沟道层4是向漏极区域10的表面选择地注入了p型的例如硼(B)的扩散区域。沟道层4的平均杂质浓度为1E17cm-3程度。在此，各扩散区域的杂质浓度分布未必一定。因此，在下面的说明中，杂质浓度为以按每个扩散区域将杂质浓度平均的平均杂质浓度。
在沟道层4外周设置保护环3，该保护环与沟道层4相接，并具有比沟道层4高浓度的杂质浓度。
槽8贯通沟道层4到达漏极区域10。通常，在半导体层2上构图为格子状或带状。在槽8的内壁设置栅极氧化膜11，为形成栅极电极13，而埋设多晶硅。
栅极氧化膜11在至少与沟道层4相接的槽8内壁，根据驱动电压设为数百的厚度。由于栅极氧化膜11是绝缘膜，故被夹在设于槽8内的栅极电极13和半导体层2之间而构成MOS结构。
栅极电极13在槽8内埋设导电材料而设置。导电材料例如为多晶硅，为谋求低电阻化，在该多晶硅中导入有n型杂质。该栅极电极13通过连接部13a引出到半导体层2上，与卷绕漏极区域10的周围的栅极连接电极18接触。
栅极电极13介由栅极绝缘膜11与沟道层4相接而设置。
源极区域15是向与栅极电极13邻接的沟道层4表面注入了n+型杂质的扩散区域，与覆盖元件部21的金属即第一源极电极17接触。另外，在相邻的源极区域15间的沟道层4表面设置作为p+型杂质扩散区域的体区14，将衬底的电位稳定化。由此，由相邻的槽8包围的部分构成一个MOS晶体管40的单元，聚集多个该单元，构成元件部21。
第一源极电极17是介由层间绝缘膜16，喷溅铝等构图成所希望形状的金属电极，其覆盖元件部21上，与源极区域15及体区14接触。
在元件外周部20上设置周边区域22。周边区域22以对应所希望的击穿电压的杂质浓度形成。作为一例，在本实施例中为与沟道层4相同程度的1E17cm-3程度的杂质浓度。而且，在周边区域22表面离子注入与源极区域15相同程度的高浓度(n+)的n型杂质(砒等)，设置杂质浓度为1E20～1E21cm-3程度的周边n型区域23。与第一源极电极17电连接的第二源极电极19与周边n型区域23接触。
这样，通过在周边区域22表面设置高浓度的周边n型区域23，可在元件外周部20上形成n+/p-/n-(/n++)结(下面，在本实施例中将其称为npn结)。而且，在元件部21上，通过沟道层4和n-型半导体层2形成p-/n-(/n++)结(下称pn结)。
周边区域22与沟道层4为相同程度的杂质浓度。如上所述，周边区域22根据所希望的击穿电压选择其杂质浓度，而通过将周边区域22的杂质浓度设为与沟道层4相同程度，可将元件外周部20的npn结设为比元件部21的pn结低的击穿电压。
在此，图2表示p型区域为相同程度的杂质浓度的情况下，击穿npn结和pn结时的I-V特性的比较。图2(A)是npn结的击穿特性，图2(B)是pn结的击穿特性。
这样，如果p型区域的杂质浓度为相同程度，则npn结的击穿电压(BV)低于pn结的击穿电压(BVDS)。
另外，npn结比pn结I-V特性迅速提升，击穿时的漏极电流的电阻大致为0。因此，可以将击穿后的电流以低电阻流过，故电能难于变换为热能。
这与即使在超导体材料上流过大电流也因没有电气电阻而不发热的情况相同。由于在npn结上、击穿时的热产生变少，故可提高相对于电气过载的承受力(静电破坏承受力)。
在本实施例中，周边区域22的杂质浓度与沟道层4的杂质浓度为相同程度。另外，周边n型区域23的杂质浓度与源极区域15的杂质浓度为相同程度。
因此，元件外周部20的周边n型区域和n-半导体层2间(npn结)的击穿电压通常比元件部21的源极区域15-漏极区域10间(pn结)的击穿电压低。
由此，在该结构中，初期击穿通常在元件外周部20上产生。并且，到击穿结束为止，其击穿位置不会变动。因此，可避免击穿位置移动的蠕变现象，得到稳定的击穿特性。而且，在保护环3的外侧形成周边区域22的情况下，沟道层4和周边区域22可分别选择杂质浓度。因此，不影响元件部21，而可精密地进行BVDS控制。
元件部21的击穿本质上不是物理破坏，是通过返回偏压可反复进行的现象。但是，栅极氧化膜薄且脆，电流被限制，故也有由焦耳热引起物理破坏的情况。即，从该观点看，也可通过将元件部21的破坏诱导至元件外周部20，控制电场集中，使在配置脆弱的栅极氧化膜的区域不引起击穿，是有利的。
图3表示第二实施例。图3(A)是平面图，图3(B)是图3(A)的B-B线剖面图。另外，平面图与图1(A)大致相同，故省略说明。并且，元件部21也与第一实施例相同，故省略说明。
第二实施例是在周边区域22内设置比周边区域22杂质浓度低的第一反向导电型区域24的例子。
npn结的耐压主要由p层的杂质浓度决定，p层的杂质浓度降低，耐压增大。因此，在第一实施例的结构(图1)中，要求提高BVDS值时，进行计数掺杂，形成比周边区域22低浓度(p--)的第一p型区域24。由此，降低npn结的p层的杂质浓度，增大BVDS值。但是，即使在该情况下，第一p型区域24也构成比沟道层4的BVDS值低的杂质浓度。
第二实施例中，也是通过周边区域22、第一p型区域24及周边n型区域23，在元件外周部20上形成npn结。而且，该特性显示与图2(A)大致相同的特性。即，通过降低击穿电压，使其比元件部21的低，可将击穿诱导至元件外周部20上。并且，在第二实施例中，可使元件外周部20的击穿电压(耐压)比第一实施例的高。
图4表示第三实施例。平面图与图3(A)相同，图中表示B-B线剖面图。
第三实施例是在周边区域22内设置比周边区域22杂质浓度高的第二反向导电型区域34的例子。
在MOSFET要求以LSI为基准的程度(5V以下)的耐压的情况下，或吻合低电源电压的LSI，在MOSFET要求2V～3V的耐压的情况下，必须将元件外周部20的耐压(击穿电压)降低到比栅极氧化膜耐压低。
在这种情况下，可以设置杂质浓度比沟道层4高的第二导电型区域34。由此，可提高npn结的p层的杂质浓度，并降低元件外周部20的耐压(击穿电压)。
Pn结和npn结的击穿电压在p型区域的杂质浓度相等的情况下，例如有十数V～数十V程度的足够的差。因此，如果没有达到元件部21(pn结)的击穿电压的范围，则可通过改变元件外周部20(npn结)的杂质浓度来自由设计击穿电压。
如图5，也可以使周边区域22的杂质浓度与沟道层4的杂质浓度不同。图5(A)表示比沟道层4杂质浓度低的周边区域22，图5(B)表示比沟道层4杂质浓度高的周边区域22。
在第一实施例中，可利用元件部21的制造工艺形成周边区域22及周边一导电型区域23(后述)。但是，如第二及第三实施例，在调整元件外周部20的耐压时，通过第一反向导电型区域24、第二反向导电型区域34改变周边区域22的杂质浓度。即，如图5，即使将周边区域22本身的杂质浓度设置成所希望的耐压，也可以得到同样的效果。
图6表示第四实施例。图6(A)是平面图，图6(B)是图6(A)的C-C线剖面图。另外，平面图由于与图1(A)大致相同，故省略说明。并且，元件部21也与第一实施例相同，故省略说明。
第四实施例是在衬底深的位置形成高浓度反向导电型区域的例子，即，形成比周边区域22靠内侧，比周边区域22更深的，到达n-型半导体层2的高浓度(p++)的周边反向导电型区域25。
周边p型区域25是例如比沟道层4及保护环3杂质浓度高，具有1E20～1E21cm-3程度的平均杂质浓度的区域。而且，在周边p型区域25的表面设置与第二源极电极19接触的源极接触区域26。源极接触区域26为与第二源极电极19欧姆性接触，形成为高浓度，而周边p型区域的表面杂质浓度为1E20/cm3程度。即，源极接触区域26实际上具有与周边p型区域25相同程度的杂质浓度(p++)，但作为得到欧姆性接触的区域记载为p+。
这样，通过在衬底深的位置形成高浓度的p型区域，将n-型半导体层2本征化，形成接近pin结的n++/n-/p++(/p+)结(下面，在本说明书中称为隧道结)。
隧道结是高浓度的pn结，电气电阻降低。因此，通过形成为第四实施例的结构，可使元件外周部20的电阻比元件部21的电阻低，并可将击穿位置诱导至元件外周部20上。
另外，如图7所示，将周边区域22的杂质浓度设为比沟道层4的杂质浓度高，并使其深度扩散，而形成隧道结也可以。在该情况下，得到与图6相同的效果。
图8表示第四实施例的周边p型区域25(图7的情况下为周边区域22)的剂量和ΔBVDS的关系。图表的横轴是晶片上的测试点。
ΔBVDS是击穿稳定后的状态的耐压值和初期耐压值之差，其越小，变动越少。
对以三种剂量形成周边p型区域25的18张晶片(No.1～18)，测定了晶片中的9个点的测定点的ΔBVDS。
这样，可以说在第四实施例中，无论在任何情况，晶片内的ΔBVDS的误差都小，特性都稳定。另外，剂量多的一侧(右侧)的ΔBVDS的值小，变动少。
耐压是通过击穿的位置决定的，击穿的位置不同时，耐压则不稳定。例如，当从元件部21开始击穿，电流经路从元件部21变化为元件外周部20时，耐压不能构成一定值。
如本实施例，通过将元件外周部20低电阻化，使其比元件部21低，并将击穿诱导至所希望的位置(元件外周部20)，如图，没有耐压的变化。
另外，pin型隧道结由于接合耐压小，电气电阻小，故可提高相对于过电流、过电压、静电等电气过载的承受力。
在本实施例中，在第一～第四实施例的任一个中，都可以提高相对于电气过载的承受力，即，实现高的静电破坏承受力。
参照图9说明其理由。
图9(A)是表示逐渐施加作为过应力的电压时的破坏电流Ios的变化的I-V特性图，图9(B)是表示图9(A)中的电阻值R和电压的关系的图。图中虚线是元件部21等的pn结的情况，实线a是第一～第三实施例的npn结的情况，实线b是第四实施例的隧道结(pin结)的情况。
如图9(A)，第一～第三实施例的npn结在击穿后的电流增加最迅速，其次是第四实施例的隧道结接合，元件部21等的pn结的情况最缓慢。
而且，此时的电阻和BVDS的关系如图9(B)所示，在击穿前，均显示高阻抗，而在击穿后，按npn结、隧道结接合、pn结的顺序升高。并且，如以下所述，可通过降低电阻，增加直至发生破坏的过电流Ios。即，达到器件的破坏能量的时间变长，器件难于破坏。
首先，说明半导体器件被电破坏的情况。半导体器件被电破坏的主要原因是热能量，其基本机理是，由于发热引起晶体格子的破坏或栅极氧化膜等的绝缘膜的绝缘破坏。而且，在MOS器件的情况下，设破坏器件的能量为功率P时，功率P[J/s]＝P[W]＝电流[A]×电压[V]表示。
将其适用于晶体破坏的情况时，电压无论在任何情况，由击穿电压(漏极-源极间耐压BVDS)控制(图9(B))。因此，电流成为变数，结果是过电流Ios的施加破坏器件。
另外，在栅极氧化膜的绝缘破坏的情况下，电压由氧化膜耐压(栅极氧化膜耐压BVox)控制。因此，电流成为变数，结果是过电流(Ios)的施加破坏器件。
因此，破坏器件的能量由功率Pos＝Ios×BVDS或Pos＝Ios×BVox表示。另外，由于P＝I×E＝I(I×R)，故在I×I＝P/R中，破坏能量Pos一定时，得到(Ios)2＝Pos/R。即，可以说通过本实施例的npn结或pin结，如图9(C)的箭头，可随电阻值R的减少，增加破坏电流Ios，使器件难于破坏。
其次，说明漏极-源极间的器件破坏。BVDS为pn结耐压的同时，表示击穿时的电气电阻的斜度。另外，作为实际的器件的原理，隧道结也相同。即，在第一～第四实施例中，BVDS表示击穿时的电气电阻。
根据该电气电阻，电气能量变换为热能量，器件发热。当产生的热量超过一定限度时，融点低的铝配线开始溶融。溶融的铝进入硅衬底中，直至漏极-源极间的接合破坏。要避免接合破坏，降低击穿时的接合电压即电阻R是有效的。
在第一～第三实施例中，通过在元件外周部20上形成npn结，可将击穿时的电阻R减小到比元件部21的pn结小，可避免接合破坏。
第四实施例中，也可通过在元件外周部20上形成pin结，将流过其上的电流的电阻R减小到比元件部21的pn结小。即，可避免接合破坏。
因此，在本实施例中，与以往相比，可增大直至静电破坏电压的电流值Ios，得到高的静电破坏承受力。并且，将第一～第三实施例和第四实施例进行比较时，npn结的电阻值最小，第一～第三实施例更为有效。
例如，将元件部21的pn结电阻设为1时，第四实施例的元件外周部20的pin结的电阻约为0.5，第一～第三实施例的元件外周部20的npn结的电阻约为0.3。
其次，图10～图20中，以n沟道型MOSFET为例，表示本发明半导体装置的制造方法。
首先，图10～图13是第一实施例的情况。
第一实施例的半导体装置的制造方法是形成配置MOS晶体管的元件部和包围该元件部的外周的元件外周部的半导体装置的制造方法，其包括：在构成上述元件部的漏极区域10的一导电型半导体衬底表面形成反向导电型沟道层，并在上述元件外周部形成反向导电型周边区域的工序；形成介由绝缘膜与上述沟道层相接的栅极电极的工序；在与上述栅极电极邻接的上述沟道层表面形成一导电型源极区域，并在上述周边区域表面形成周边一导电型区域的工序；形成与上述源极区域接触的第一电极、和与上述周边一导电型区域接触，与上述第一电极电连接的第二电极的工序。
第一工序(图10)：在构成元件部的漏极区域10的一导电型半导体衬底表面形成反向导电型沟道层，且在元件外周部形成反向导电型周边区域的工序。
在n+型硅半导体衬底1(未图示)上设置层积外延层等的n-型半导体层，形成漏极区域10。在整个面上设置氧化膜51及氮化膜52，形成由抗蚀剂PR将保护环予定形成区域的氮化膜52开口的掩模。以注入能量50KeV、剂量1E15～2E15cm-2离子注入p型杂质(例如硼(B))(图10(A))。
在除去抗蚀剂PR后，进行热处理，在开口部形成LOCOS氧化膜51s，同时，扩散硼，形成保护环3(图10(B))。在本实施例中，如上所述，比保护环3靠内侧的区域是配置MOS晶体管的元件部20，保护环3的外侧为元件外周部21。
进一步，除去氮化膜52，在整个面上以注入能量50KeV、剂量1E13～3E13cm-2离子注入例如硼。然后，进行1100℃程度的热处理，使硼扩散，在元件部21的表面形成沟道层4。与此同时，在元件外周部20上形成与保护环3相接的p型周边区域22。即，周边区域22与沟道层4由同一工序形成，并具有相同程度的杂质浓度(图10(C))。
第二工序(图11)：形成介由绝缘膜与沟道层相接的栅极电极的工序。
在整个面上利用CVD法生成NSG(Non-doped Silicate Glass)的CVD氧化膜5。然后，以抗蚀膜为掩模，覆盖除槽的开口部分外的部分。对CVD氧化膜5进行干式蚀刻，将其部分地除去，形成露出沟道区域4的槽开口部6(图11(A))。
然后，以CVD氧化膜5为掩模，利用CF系及HBr系气体干式蚀刻槽开口部6的硅半导体衬底，形成贯通沟道层4，到达漏极区域10的槽8(图11(B))。
进行仿真氧化，在槽8内壁和沟道层4表面形成氧化膜(未图示)，除去干式蚀刻时的蚀刻损伤，然后，通过蚀刻除去该氧化膜和CVD氧化膜5。
氧化整个面，根据驱动电压在槽8内壁形成厚度例如约300～700的栅极氧化膜11。然后，在整个面上堆积多晶硅层，设置残存连接部13a这样的掩模，全面进行干式蚀刻。多晶硅层可以是堆积了含有杂质的多晶硅的层，也可以是在堆积非掺杂多晶硅后，导入杂质的层。由此，形成埋设于槽8的栅极电极13和连接部13a(图11(C))。
第三工序(图12)：在与上述栅极电极邻接的上述沟道层表面形成一导电型源极区域，且在上述周边反向导电型区域表面形成周边一导电型区域的工序。
形成露出源极区域及周边n型区域的形成区域的抗蚀剂PR的掩模，在整个面上以注入能量140KeV、剂量5E15～6E15cm-2离子注入n型杂质(例如砷(As))。与此同时，在周边区域22表面也离子注入n型杂质(图12(A))。
接着，形成露出体区的形成区域的抗蚀剂PR的掩模，以主入能量40KeV、剂量2E15～5E15cm-2离子注入p型杂质(例如硼(B))(图12(B))。
然后，在整个面上堆积6000程度的构成层间绝缘膜的BPSG(BoronPhospho Silicate Glass)层16a，以900℃程度进行回流处理。通过该热处理，p型杂质、n型杂质分别扩散，形成与槽8邻接的源极区域15。同时，在源极区域15间形成体区14。同时，在周边区域22形成高浓度周边n型区域23。另外，源极区域15和体区14的离子注入不限于上述顺序，也可以替换。
由此，被槽8包围的区域构成MOS晶体管40的单元，形成配置有多个单元的元件部21。在元件部21上，通过沟道层4和n-型半导体层2形成pn结。
而且，在元件部21外周的元件外周部20上，通过衬底1、n-型半导体层2和周边区域22、周边n型区域23形成npn结(图12(C))。
第四工序(图13)：形成与源极区域接触的第一电极、和与周边一导电型区域接触，并与第一电极电连接的第二电极的工序。
在BPSG层16上设置以规定图案开口的抗蚀剂PR的掩模，并进行蚀刻，进行900℃程度的回流处理，并形成层间绝缘膜16(图13(A))。
然后，利用喷溅装置在整个面上堆积铝等，构图成所希望的形状。由此，覆盖元件部21整个面，形成与源极区域15及体区14接触的第一源极电极17。同时，形成设于连接部13a上，且与连接部13a接触的栅极连接电极18。另外，利用同一金属层形成与周边n型区域23接触的第二源极电极19。第二源极电极19与第一源极电极17电连接(图13(B))。
第一源极电极17与第二源极电极连接，当施加规定的漏极电压时，在元件部21作为np结二极管动作，在元件外周部20作为npn结二极管动作。
而且，当达到规定的BVDS时，在击穿电压低的元件外周部20产生击穿。如上所述，这是由于，周边区域22的杂质浓度与沟道层4的杂质浓度为相同程度，在该条件下，在元件外周部20上形成npn结，在元件部21上形成np结。
然后，一直保持该状态，结束击穿。因此，在本实施例中，通过在元件外周部20上形成npn结，从初期到结束，在元件外周部20引起击穿，击穿位置不会改变。
如上所述，通过仅改变沟道层4及源极区域15形成的掩模，利用现有的工艺也可制造。因此，不增加掩模、工艺工序，也可谋求BVDS特性的稳定化。
其次，参照图14及图15说明本发明第二及第三实施例的制造方法。另外，与第一实施例的制造方法重复的部分省略其说明。
第一工序(图14)：与第一实施例相同，形成保护环3、沟道层4及周边区域22。
在n+型硅半导体衬底1上设置层积了外延层等的n-型半导体层，形成漏极区域10。
在整个面上设置氧化膜51及氮化膜52，形成利用抗蚀剂PR将保护环予定形成区域的氮化膜52开口的掩模。以注入能量50KeV、剂量1E15～2E15cm-2离子注入p型杂质(例如硼(B))。在除去抗蚀剂PR后，进行热处理，在开口部形成LOCOS氧化膜的同时，使硼扩散，形成保护环3(图14(A))。
除去氮化膜52，在整个面上以注入能量50KeV、剂量1E13～3E13cm-2离子注入例如硼(B+)。
然后，设置抗蚀剂PR的掩模，仅露出保护环3外周的一部分。在露出的衬底表面计数掺杂n型杂质(例如磷(P))。注入能量为100KeV，剂量为1E13～2E13cm-2程度(图14(B))。
然后，进行1100℃程度的热处理，使硼扩散，在元件部21的表面形成沟道层4。与此同时，在元件外周部20上形成与保护环3相接的p型周边区域22。周边区域22具有与沟道层4相同程度的杂质浓度。并且，在周边区域22内形成比比沟道层4低浓度(p--)的第一p型区域24(图14(C))。
之后，与第一实施例相同，进行第二工序～第四工序，得到图3所示的最终结构。在元件部21上，通过沟道层4和n-型半导体层2形成pn结。并且，在元件外周部20上，通过衬底1、n-型半导体层2和周边区域22、第一p型区域24、周边n型区域23形成npn结。
图15表示第三实施例的制造方法。
在图14(B)中，在整个面上以注入能量50KeV、剂量1E13～3E13cm-2离子注入例如硼(B+)。
然后，设置抗蚀剂PR的掩模，仅露出保护环3外周的一部分。在露出的衬底表面以注入能量50KeV、1E13cm-2的程度离子注入p型杂质(例如硼)。
然后，通过进行热处理，在周边区域22内形成比沟道层4高浓度(p)的第二p型区域34，在元件外周部20上形成npn结。
并且，与第一实施例相同，进行第二工序～第四工序，得到图4所示的最终结构。
在第二实施例、第三实施例中，根据击穿电压选择周边区域22的杂质浓度。因此，不需要改变沟道层4的杂质浓度分布，而得到所希望的击穿电压，可将击穿位置诱导至元件外周部20。
参照图16及图17，说明本发明第四实施例的制造方法。在此，与第一实施例重复的部分省略其说明。
第四实施例的半导体装置的制造方法是形成配置MOS晶体管的元件部和包围该元件部的外周的元件外周部的半导体装置的制造方法，其包括：在作为上述元件部的漏极区域10的一导电型半导体衬底表面形成反向导电型沟道层，且在上述元件外周部形成反向导电型周边区域的工序；形成介由绝缘膜与上述沟道层相接的栅极电极的工序；在与上述栅极电极邻接的上述沟道层表面形成一导电型源极区域的工序；形成与上述源极区域接触的第一电极、和与上述周边反向导电型区域连接，并与上述第一电极电连接的第二电极的工序。
第一工序：在构成元件部的漏极区域10的一导电型半导体衬底表面形成反向导电型沟道层，在元件外周部形成反向导电型周边区域以及在该周边区域形成比该周边区域深、且杂质浓度高的周边反向导电型区域的工序(图16)。
在n+型硅半导体衬底1(未图示)上设置层积了外延层等的n-型半导体层，形成漏极区域10。
在整个面上设置氧化膜51及氮化膜52，形成通过抗蚀剂PR将保护环予定形成区域的氮化膜52开口的掩模。以注入能量50KeV、剂量1E15～2E15cm-2离子注入p型杂质(例如硼(B))。在除去抗蚀剂PR后，进行热处理，在开口部形成LOCOS氧化膜51s的同时，使硼扩散，形成保护环3(图16(A))。
进一步除去氮化膜52，在整个面上以注入能量50KeV、剂量1E13～3E13cm-2离子注入例如硼。
然后，设置仅露出保护环3外周的一部分的抗蚀剂PR的掩模。在露出的衬底表面离子注入p型杂质(例如硼(B))。注入能量为160KeV，剂量为1E15～3E15cm-2程度(图16(B))。
然后，进行1100℃程度的热处理，使硼扩散，在元件部21表面形成沟道层4。与此同时，在元件外周部20形成与保护环3相接的p型周边区域22。周边区域22具有与沟道层4相同程度的杂质浓度。并且，在周边区域22的内侧形成高浓度(p++)的周边p型区域25。而且，通过达到n-型半导体层2的周边p型区域25将n-型半导体层2的一部分本征化，并通过衬底1及周边p型区域25形成与pin结近似的隧道结(图16(C))。
第二工序：形成介由绝缘膜与沟道层相接的栅极电极的工序。与第一实施例的第二工序相同，形成槽8、栅极氧化膜11、栅极电极13、连接部13a(参照图11)。
第三工序(图17)：在与栅极电极邻接的沟道层表面形成一导电型源极区域的工序。
形成露出源极区域的形成区域的抗蚀剂PR的掩模，在整个面上以注入能量140KeV、剂量5E15～6E15cm-2离子注入n型杂质(例如砷(As))(图17(A))。
接着，形成露出体区的形成区域及周边区域22的一部分的抗蚀剂PR的掩模，以注入能量40KeV、剂量2E15～5E15cm-2离子注入p型杂质(例如硼(B))(图17(B))。
然后，在整个面上堆积6000程度的构成层间绝缘膜的BPSG(BoronPhospho Silicate Glass)层16a，以900℃程度进行回流处理。通过该热处理，p型杂质、n型杂质分别扩散，形成与槽8邻接的源极区域15。并在源极区域15间形成体区14。同时，在周边区域22表面形成高浓度(p+)的源极接触区域26。另外，源极区域15和体区14的离子注入不限于上述顺序，也可以替换。
由此，被槽8包围的区域成为MOS晶体管40的单元，形成配置有多个单元的元件部21。在元件部21上，通过沟道层4和n-型半导体层2形成np结(图17(C))。
第四工序：形成与源极区域接触的第一电极、和与周边反向导电型区域连接，并与第一电极电连接的第二电极的工序。
与第一实施例的第四工序相同，形成第一源极电极17、栅极连接电极18、第二源极电极19，并将第一源极电极17及第二源极电极19电连接(参照图13、图6)。
第一源极电极17与第二源极电极连接，当施加规定的漏极电压时，在元件部21作为np结二极管动作，在元件外周部20作为与pin结近似的隧道二极管动作。
而且，当达到规定的BVDS时，在击穿电压低的元件外周部20产生击穿。这是由于，如上所述，周边区域22的杂质浓度与沟道层4的杂质浓度为相同程度，在该条件下，在元件外周部20形成有隧道结，在元件部21上形成有np结。
而且，一直保持该状态，直到击穿结束。因此，在本实施例中，通过在元件外周部20形成隧道结，可从初期开始直至结束，在元件外周部20产生击穿。即，由于没有击穿位置的变动，故BVDS值也不会变动。
另外，由于隧道结可减小电阻，故可提高过电流、过电压、静电等电气承受力。
如上所述，源极接触区域26可通过仅改变体区14形成的掩模而形成。并且，可在现有的工序上仅追加周边p型区域25的形成工序而进行制造。因此，可容易地谋求BVDS特性的稳定化。
另外，周边区域22的杂质浓度如果是与沟道层4相同程度的以下，则可将击穿诱导至元件外周部20。
图18～图20表示，在上述的第二实施例～第四实施例中，将周边区域22设为与沟道层4不同的杂质浓度，并由不同工序形成的情况。通过由不同工序形成沟道层4和周边区域22，可不改变沟道层4的杂质浓度分布，而设计元件外周部20的耐压。
图18是第二实施例的情况。首先，如图18(A)所示，设置将沟道层的形成区域开口的掩模，以达到所希望的阈值为条件离子注入沟道层的杂质。然后，如图18(B)所示，设置将周边区域的形成区域开口的掩模，以得到规定耐压为条件离子注入杂质。另外，该情况与图14的情况不同，不必进行计数掺杂，只要离子注入比沟道层低浓度的杂质即可。然后，进行热处理，如图18(C)，形成沟道层4和周边区域22。因此，不需要第一反向导电型区域24的形成工序。
图19是第三实施例的情况。此时也离子注入沟道层的杂质(图19(A))，并向周边区域的形成区域离子注入比沟道层高浓度的杂质(图19(B))。然后，进行热处理，形成沟道层4和周边区域22(图19(C))。因此，不需要第二反向导电型区域34的形成工序。
图20是第四实施例的情况。此时也离子注入沟道层的杂质(图20(A))，并向周边区域的形成区域离子注入比沟道层高浓度的杂质(图20(B))。然后，进行热处理，形成沟道层4和比沟道层4深的周边区域22(图20(C))。因此，不需要周边反向导电型区域25的形成工序。
另外，图18～图20中，即使替换沟道层4及周边区域22的离子注入也是相同的。
以上，在第一～第四实施例中说明了设置分别在保护环3的外侧与保护环3相接的周边区域22的情况。但不限于此，例如也可以与保护环3分开而设置周边区域22，并在周边区域22内设置周边n型区域23或周边p型区域25。
另外，在本实施例中，以n沟道型MOSFET为例进行了说明，但对于导电型相反的MOSFET，同样也可以实施。
另外，不限于MOSFET，只要是IGBT等绝缘栅型半导体元件，则可同样实施，得到同样的效果。

Claims (23)

1、一种半导体装置，其特征在于，具有：元件部，其具有构成漏极区域的一导电型半导体衬底、设于所述衬底表面上的反向导电型沟道层、介由绝缘膜与所述沟道层相接而设置的栅极电极、设于与所述栅极电极邻接的所述沟道层表面上的一导电型源极区域；元件外周部，其包围所述元件部的外周；反向导电型周边区域，其设于所述元件外周部；第一电极，其与所述元件部的所述源极区域接触；第二电极，其设于所述周边区域上，与所述元件外周部电连接，将漏极-源极间的击穿位置诱导至所述元件外周部。
2、一种半导体装置，其特征在于，具有：元件部，其具有构成漏极区域的一导电型半导体衬底、设于所述衬底表面上的反向导电型沟道层、介由绝缘膜与所述沟道层相接而设置的栅极电极、设于与所述栅极电极邻接的所述沟道层表面上的一导电型源极区域；元件外周部，其包围所述元件部的外周；反向导电型周边区域，其设于所述元件外周部；周边一导电型区域，其设于所述周边区域；第一电极，其与所述元件部的所述源极区域接触；第二电极，其与所述周边一导电型区域接触，所述元件外周部的击穿电压比所述元件部的击穿电压低。
3、如权利要求1或2中任一项所述的半导体装置，其特征在于，所述周边区域具有与所述沟道层相同程度的杂质浓度。
4、如权利要求3所述的半导体装置，其特征在于，在所述周边区域内设置比该周边区域杂质浓度低的第一反向导电型区域。
5、如权利要求3所述的半导体装置，其特征在于，在所述周边区域内设置比该周边区域杂质浓度高的第二反向导电型区域。
6、如权利要求2所述的半导体装置，其特征在于，所述周边一导电型区域具有与所述源极区域相同程度的杂质浓度。
7、一种半导体装置，其特征在于，具有：元件部，其具有构成漏极区域的一导电型半导体衬底、设于所述衬底表面上的反向导电型沟道层、介由绝缘膜与所述沟道层相接而设置的栅极电极、设于与所述栅极电极邻接的所述沟道层表面上的一导电型源极区域；元件外周部，其包围所述元件部的外周；反向导电型周边区域，其设于所述元件外周部；第一电极，其与所述元件部的所述源极区域接触；第二电极，其与所述周边反向导电型区域连接，将所述元件外周部设为比所述元件部低的低电阻。
8、如权利要求1或7所述的半导体装置，其特征在于，在所述周边区域设置比该周边区域深、且杂质浓度高的周边反向导电型区域。
9、如权利要求1或7所述的半导体装置，其特征在于，所述周边区域的杂质浓度比所述沟道层的高，深度比所述沟道层深。
10如权利要求1、2或7中任一项所述的半导体装置，其特征在于，所述元件部包括与所述沟道层端部相接而设置的反向导电型保护环。
11、如权利要求1、2或7中任一项所述的半导体装置，其特征在于，所述第一电极和所述第二电极电连接。
12、一种半导体装置的制造方法，在构成漏极区域的一导电型半导体衬底表面设置反向导电型沟道层，形成配置MOS晶体管的元件部和包围该元件部的外周的元件外周部，其特征在于，包括：在所述元件外周部形成反向导电型周边区域的工序；形成与所述周边区域及所述元件部电连接的电极的工序；
13、一种半导体装置的制造方法，在构成漏极区域的一导电型半导体衬底表面设置反向导电型沟道层，形成配置MOS晶体管的元件部和包围该元件部的外周的元件外周部，其特征在于，包括：在所述元件外周部形成反向导电型周边区域的工序；在所述周边区域表面形成周边一导电型区域的工序；形成与所述周边一导电型区域接触，且与所述元件部电连接的电极的工序。
14、一种半导体装置的制造方法，形成配置MOS晶体管的元件部和包围该元件部的外周的元件外周部，其特征在于，包括：在所述元件部的构成漏极区域的一导电型半导体衬底表面形成反向导电型沟道层，在所述元件外周部形成反向导电型周边区域的工序；形成介由绝缘膜与所述沟道层相接的栅极电极的工序；在与所述栅极电极邻接的所述沟道层表面形成一导电型源极区域，并在所述周边区域表面形成周边一导电型区域的工序；形成与所述源极区域接触的第一电极、和与所述周边一导电型区域接触，并与所述第一电极电连接的第二电极的工序。
15、如权利要求13或14中任一项所述的半导体装置的制造方法，其特征在于，在所述周边区域内形成比该周边区域杂质浓度低的第一反向导电型区域。
16、如权利要求13或14中任一项所述的半导体装置的制造方法，其特征在于，在所述周边区域内形成比该周边区域杂质浓度高的第二反向导电型区域。
17、如权利要求12～14中任一项所述的半导体装置的制造方法，其特征在于，使所述元件外周部的击穿电压比所述元件部的击穿电压低。
18、一种半导体装置的制造方法，在构成漏极区域的一导电型半导体衬底表面设置反向导电型沟道层，形成配置MOS晶体管的元件部和包围该元件部的外周的元件外周部，其特征在于，包括：在所述元件外周部形成反向导电型周边区域的工序；形成与所述周边反向导电型区域及所述元件部电连接的电极的工序。
19、一种半导体装置的制造方法，形成配置MOS晶体管的元件部、和包围该元件部的外周的元件外周部，其特征在于，包括：在所述元件部的构成漏极区域的一导电型半导体衬底表面形成反向导电型沟道层，并在所述元件外周部形成反向导电型周边区域的工序；形成介由绝缘膜与所述沟道层相接的栅极电极的工序；在与所述栅极电极邻接的所述沟道层表面形成一导电型源极区域的工序；形成与所述源极区域接触的第一电极、和与所述周边反向导电型区域连接，并与所述第一电极电连接的第二电极的工序。
20、如权利要求12、18、19中任一项所述的半导体装置的制造方法，其特征在于，在所述周边区域形成比该周边区域深、且杂质浓度高的周边反向导电型区域。
21、如权利要求12、18、19中任一项所述的半导体装置的制造方法，其特征在于，使所述周边区域的杂质浓度比所述沟道层的高，使所述周边区域的深度比所述沟道层深。
22、如权利要求12、18、19中任一项所述的半导体装置的制造方法，其特征在于，将所述元件外周部的电阻值形成为比所述元件部的电阻值低。
23、如权利要求12、13、14、18、19中任一项所述的半导体装置的制造方法，其特征在于，所述周边区域与所述沟道层由同一工序形成。
CNB2005101247801A 2004-11-15 2005-11-15 半导体装置及其制造方法 Expired - Fee Related CN100514646C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP330162/04 2004-11-15
JP2004330162A JP2006140372A (ja) 2004-11-15 2004-11-15 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN1794451A true CN1794451A (zh) 2006-06-28
CN100514646C CN100514646C (zh) 2009-07-15

Family

ID=36594585

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005101247801A Expired - Fee Related CN100514646C (zh) 2004-11-15 2005-11-15 半导体装置及其制造方法

Country Status (5)

Country Link
US (1) US20060131645A1 (zh)
JP (1) JP2006140372A (zh)
KR (1) KR100664640B1 (zh)
CN (1) CN100514646C (zh)
TW (1) TWI291761B (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7732869B2 (en) 2006-09-28 2010-06-08 Sanyo Electric Co., Ltd. Insulated-gate semiconductor device
US7825474B2 (en) 2006-09-28 2010-11-02 Sanyo Electric Co., Ltd. Insulated-gate semiconductor device and PN junction diodes
US8106460B2 (en) 2008-04-21 2012-01-31 Sanyo Semiconductor Co., Ltd. Insulated gate semiconductor device
CN101933147B (zh) * 2008-01-14 2012-07-04 沃特拉半导体公司 具保护沟道的功率晶体管及其制造方法
CN103094322A (zh) * 2011-11-01 2013-05-08 上海华虹Nec电子有限公司 能够用于静电保护的沟槽型绝缘栅场效应管结构
CN103094272A (zh) * 2011-11-01 2013-05-08 上海华虹Nec电子有限公司 用于静电保护的沟槽型绝缘栅场效应管结构
CN105103298A (zh) * 2013-03-31 2015-11-25 新电元工业株式会社 半导体装置
CN105185698A (zh) * 2015-08-11 2015-12-23 上海华虹宏力半导体制造有限公司 减少沟道功率器件的源漏击穿电压蠕变的方法
CN107123681A (zh) * 2016-02-25 2017-09-01 瑞萨电子株式会社 半导体装置以及半导体装置的制造方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5041511B2 (ja) * 2006-08-22 2012-10-03 ルネサスエレクトロニクス株式会社 半導体装置
JP2009010341A (ja) * 2007-05-29 2009-01-15 Toshiba Corp 半導体装置の製造方法
KR100953333B1 (ko) * 2007-11-05 2010-04-20 주식회사 동부하이텍 수직형과 수평형 게이트를 갖는 반도체 소자 및 제조 방법
JP2009170629A (ja) * 2008-01-16 2009-07-30 Nec Electronics Corp 半導体装置の製造方法
KR101014237B1 (ko) * 2008-10-29 2011-02-14 주식회사 케이이씨 전력용 반도체 장치 및 그 제조 방법
JP5525736B2 (ja) * 2009-02-18 2014-06-18 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
US9349847B2 (en) * 2011-12-15 2016-05-24 Hitachi, Ltd. Semiconductor device and power converter
US10068834B2 (en) * 2013-03-04 2018-09-04 Cree, Inc. Floating bond pad for power semiconductor devices
JP6164604B2 (ja) 2013-03-05 2017-07-19 ローム株式会社 半導体装置
JP6164636B2 (ja) 2013-03-05 2017-07-19 ローム株式会社 半導体装置
JP5841693B2 (ja) * 2013-03-31 2016-01-13 新電元工業株式会社 半導体装置
CN106463541B (zh) 2014-05-23 2019-05-21 松下知识产权经营株式会社 碳化硅半导体装置
JP6475142B2 (ja) * 2015-10-19 2019-02-27 トヨタ自動車株式会社 半導体装置とその製造方法
CN109564942B (zh) * 2016-08-25 2022-02-11 三菱电机株式会社 半导体装置
DE112018000992T5 (de) 2017-02-24 2019-11-07 Mitsubishi Electric Corporation Siliciumcarbid-Halbleitereinheit und Leistungswandler
WO2018155566A1 (ja) 2017-02-24 2018-08-30 三菱電機株式会社 炭化珪素半導体装置および電力変換装置

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5563879A (en) * 1978-11-08 1980-05-14 Nec Corp Semiconductor device
JPS62235785A (ja) * 1986-04-07 1987-10-15 Nec Corp 縦型電界効果トランジスタ
JPH01215067A (ja) * 1988-02-24 1989-08-29 Hitachi Ltd 縦型絶縁ゲート電解効果トランジスタ
US5210601A (en) * 1989-10-31 1993-05-11 Kabushiki Kaisha Toshiba Compression contacted semiconductor device and method for making of the same
JPH03229469A (ja) * 1990-02-05 1991-10-11 Matsushita Electron Corp 縦型ｍｏｓ電界効果トランジスタ
JP2837033B2 (ja) * 1992-07-21 1998-12-14 三菱電機株式会社 半導体装置及びその製造方法
JP3255186B2 (ja) * 1992-08-24 2002-02-12 ソニー株式会社 保護装置と固体撮像素子
US5486718A (en) * 1994-07-05 1996-01-23 Motorola, Inc. High voltage planar edge termination structure and method of making same
DE69525003T2 (de) * 1994-08-15 2003-10-09 Siliconix Inc Verfahren zum Herstellen eines DMOS-Transistors mit Grabenstruktur unter Verwendung von sieben Masken
US5969400A (en) * 1995-03-15 1999-10-19 Kabushiki Kaisha Toshiba High withstand voltage semiconductor device
US5557127A (en) * 1995-03-23 1996-09-17 International Rectifier Corporation Termination structure for mosgated device with reduced mask count and process for its manufacture
US5763915A (en) * 1996-02-27 1998-06-09 Magemos Corporation DMOS transistors having trenched gate oxide
JP3410286B2 (ja) * 1996-04-01 2003-05-26 三菱電機株式会社 絶縁ゲート型半導体装置
WO1999023703A1 (de) * 1997-11-03 1999-05-14 Infineon Technologies Ag Hochspannungsfeste randstruktur für halbleiterbauelemente
US6022790A (en) * 1998-08-05 2000-02-08 International Rectifier Corporation Semiconductor process integration of a guard ring structure
JP3851776B2 (ja) * 1999-01-11 2006-11-29 フラウンホーファー−ゲゼルシャフト・ツール・フェルデルング・デル・アンゲヴァンテン・フォルシュング・アインゲトラーゲネル・フェライン パワーｍｏｓ素子及びｍｏｓ素子の製造方法
JP4736180B2 (ja) * 2000-11-29 2011-07-27 株式会社デンソー 半導体装置およびその製造方法
JP4357753B2 (ja) * 2001-01-26 2009-11-04 株式会社東芝 高耐圧半導体装置
JP4932088B2 (ja) * 2001-02-19 2012-05-16 ルネサスエレクトロニクス株式会社 絶縁ゲート型半導体装置の製造方法
EP1267415A3 (en) * 2001-06-11 2009-04-15 Kabushiki Kaisha Toshiba Power semiconductor device having resurf layer
JP2002373989A (ja) * 2001-06-13 2002-12-26 Toshiba Corp 半導体装置
JP3708057B2 (ja) * 2001-07-17 2005-10-19 株式会社東芝 高耐圧半導体装置
JP4171268B2 (ja) * 2001-09-25 2008-10-22 三洋電機株式会社 半導体装置およびその製造方法
US6855970B2 (en) * 2002-03-25 2005-02-15 Kabushiki Kaisha Toshiba High-breakdown-voltage semiconductor device
JP3906181B2 (ja) * 2003-05-26 2007-04-18 株式会社東芝 電力用半導体装置
JP4860102B2 (ja) * 2003-06-26 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置
JP4749665B2 (ja) * 2003-12-12 2011-08-17 ローム株式会社 半導体装置

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7732869B2 (en) 2006-09-28 2010-06-08 Sanyo Electric Co., Ltd. Insulated-gate semiconductor device
US7825474B2 (en) 2006-09-28 2010-11-02 Sanyo Electric Co., Ltd. Insulated-gate semiconductor device and PN junction diodes
US8344457B2 (en) 2006-09-28 2013-01-01 Sanyo Semiconductor Co., Ltd. Insulated-gate semiconductor device with protection diode
CN101933147B (zh) * 2008-01-14 2012-07-04 沃特拉半导体公司 具保护沟道的功率晶体管及其制造方法
US8106460B2 (en) 2008-04-21 2012-01-31 Sanyo Semiconductor Co., Ltd. Insulated gate semiconductor device
CN103094272A (zh) * 2011-11-01 2013-05-08 上海华虹Nec电子有限公司 用于静电保护的沟槽型绝缘栅场效应管结构
CN103094322A (zh) * 2011-11-01 2013-05-08 上海华虹Nec电子有限公司 能够用于静电保护的沟槽型绝缘栅场效应管结构
CN103094272B (zh) * 2011-11-01 2015-08-19 上海华虹宏力半导体制造有限公司 用于静电保护的沟槽型绝缘栅场效应管结构
CN103094322B (zh) * 2011-11-01 2015-10-14 上海华虹宏力半导体制造有限公司 能够用于静电保护的沟槽型绝缘栅场效应管结构
CN105103298A (zh) * 2013-03-31 2015-11-25 新电元工业株式会社 半导体装置
CN105122457A (zh) * 2013-03-31 2015-12-02 新电元工业株式会社 半导体装置
CN105122457B (zh) * 2013-03-31 2017-11-17 新电元工业株式会社 半导体装置
CN105185698A (zh) * 2015-08-11 2015-12-23 上海华虹宏力半导体制造有限公司 减少沟道功率器件的源漏击穿电压蠕变的方法
CN107123681A (zh) * 2016-02-25 2017-09-01 瑞萨电子株式会社 半导体装置以及半导体装置的制造方法
CN107123681B (zh) * 2016-02-25 2022-03-01 瑞萨电子株式会社 半导体装置以及半导体装置的制造方法

Also Published As

Publication number Publication date
TW200625643A (en) 2006-07-16
KR100664640B1 (ko) 2007-01-04
TWI291761B (en) 2007-12-21
JP2006140372A (ja) 2006-06-01
US20060131645A1 (en) 2006-06-22
CN100514646C (zh) 2009-07-15
KR20060054139A (ko) 2006-05-22

Similar Documents

Publication Publication Date Title
CN1794451A (zh) 半导体装置及其制造方法
CN100336228C (zh) 半导体器件
CN1223004C (zh) 半导体装置及其制造方法
CN1262019C (zh) 半导体器件
CN1788354A (zh) 半导体装置及其制造方法
CN1192425C (zh) 超级自对准的沟－栅双扩散金属氧化物半导体器件
CN1306586C (zh) 半导体器件及其制造方法和半导体器件制造工艺评价方法
CN1220270C (zh) 半导体器件及其制造方法
CN1303698C (zh) 半导体器件及其制造方法
CN1479374A (zh) 外部放电保护电路
CN1192051A (zh) 半导体器件及其制造方法
CN1617353A (zh) 半导体器件的制造方法
US9905684B2 (en) Semiconductor device having schottky junction between substrate and drain electrode
CN1885561A (zh) 绝缘栅型半导体装置、制造方法及保护电路
CN1591902A (zh) 绝缘栅型晶体管以及逆变器电路
CN1691351A (zh) 电介质分离型半导体装置
CN1643698A (zh) 半导体器件
CN1384547A (zh) 半导体器件及其制造方法
CN1716604A (zh) 具有静电放电保护结构的mos型半导体器件
CN1449040A (zh) 半导体集成电路器件及其制造方法
CN1658398A (zh) 双方向元件及其制造方法、半导体装置
CN1421914A (zh) 半导体装置及其制造方法
CN1956194A (zh) 半导体装置及其制造方法
CN1838433A (zh) 半导体器件以及图像显示装置
CN1870271A (zh) 具有凹沟道结构单元晶体管的半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090715

Termination date: 20201115