CN1262019C - 半导体器件 - Google Patents

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Abstract

本发明的半导体器件包括：形成在半导体衬底表面上的第一导电型的半导体表层；第二导电型源极层；第二导电型漏极层；栅电极；元件侧连接部，与源极层邻接，电阻小于半导体表层，选择地形成在半导体表层上，不到达源极层和漏极层之间的沟道以及半导体衬底；接触侧连接部，与元件侧连接部邻接，电阻小于半导体表层，选择地形成在半导体表层，到达半导体衬底；连接源极层、元件侧连接部和所述接触侧连接部的源电极；位于半导体衬底背面的背面电极。

Description

半导体器件
技术领域
本发明涉及半导体器件，特别是涉及功率半导体器件。
背景技术
以往，在个人计算机和信息通信设备等电子设备中，设置例如装配了DC-DC变换器的电源。近年来，电子设备日益小型化，其驱动电压降低。驱动电流增大。随着这些变化，期望电源能够高效率地流过大电流，并且能够对应于高频。
为了在低电压下流过大电流，电源中使用的功率半导体元件的导通电阻越低越好。而且，为了对应于高频，电源中使用的功率半导体元件的开关速度要高。
而且，以往的电源中，一般使用肖特基二极管来进行整流。近年来，为了能够在低电压下流过大电流。使用功率MOSFET用于整流，取代肖特基二极管。因此，除了需更在电源的输入和输出之间进行开关的切换用功率MOSFET之外，还需要用于整流的整流用功率MOSFET。这种电源一般是整流用功率MOSFET和切换用MOSFET同步进行开关，所以称为同步整流电路方式的电源。
图24是典型的同步整流电路方式的电源中使用的DC-DC变换器2000的电路图。整流用功率MOSFET 2010和切换用功率MOSFET 2020同步工作，所以优点是可以同时高速开关。而且，整流用功率MOSFET 2010和切换用功率MOSFET2020，由于同时流过大电流，所以导通电阻越低越好。因此，在同步整流电路方式的DC-DC变换器2000中，更加期望改善切换用功率MOSFET 2020和整流用功率MOSFET 2010的导通电阻低电阻化和开关高速化。
例如，有在切换用功率MOSFET 2020的源电极2031和DC-DC变换器的输出2040之间连接电感器2050的情形。这种连接电感器的电源从导通到断开或者从断开到导通的转换，一般是L负载转换。
切换用功率MOSFET 2020在导通状态时，漏电极2060和源电极2031之间的电位差接近为零。而且，电感器2050中储存电能量。
另一方面，切换用功率MOSFT 2020从导通向截止切换时，漏电极2060和源电极2031之间的连接断开。由于电感器2050维持切换用功率MOSFET 2020导通时的电流，所以源电极2031的电位降低。结果，实际上漏电极2060的电压被钳位，漏电极2060和源电极2031之间的电位差比DC-DC变换器2000的输入2070和输出2040之间的电位差更大。由于电感大，所以出现了漏电极2060和源电极2031之间的电压已经超过了漏电极2060和源电极2031之间的耐压的情形。由此，漏电极2060和源电极2031之间流过因雪崩击穿产生的雪崩电流。
图25(A)是已有的切换用功率MOSFET 2020的放大剖面图。切换用功率MOSFET 2020成为以图25(A)中的虚线为界限对称的结构。因此，只注重说明虚线左侧的情形。
切换用功率MOSFET 2020的结构如下。在p++型硅衬底2100上形成p-型硅表面层2105。漏电极2060连接在硅表面层2105上所形成的n型漏极层2110。通过离开n型漏极层2110的在栅电极2080下方形成的沟道2130，形成与源电极2030连接的n+型源极层2140。而且，源电极2030还与n+型源极层2140周围形成的p型基极层2150连接。在p++型硅衬底2100上形成用于连接源电极2030的p+型连接层2160。在硅衬底2100的背面设置源电极2031。通过p+型连接层2160到达硅衬底2100，使源电极2030和源电极2031电气连接。因此，沟道2130导通时可以流过大电流。
沟道2130由p-型硅表面层2105和p型基极层2150形成。因此，n型漏极层2110、沟道2130和n+型源极层2140寄生地形成npn双极晶体管。
图25(B)是由n型漏极层2110、沟道2130和n+型源极层2140构成的寄生npn双极晶体管的电路图。该寄生npn双极晶体管的基极通过p型基极层2150连接在源电极2030。
如图24中说明的那样，有漏电极2060和源电极2031之间流过因雪崩击穿产生的雪崩电流的情形。雪崩电流通过p型基极层2150的电阻，经过p+型连接层2160、p++型半导体衬底2100流到源电极2031。如果此电流较大，则在p型基极层2150产生电压下降，由此使n+型源极层2140和p型基极层2150之间的结被施以正偏压。结果，如图25(B)所示的寄生npn双极晶体管被导通如果寄生npn双极晶体管导通，漏电极2060和源电极2031之间会流过更大的电流。因比，产生图25(A)所示功率MOSFET被破坏的问题(这种现象以下称为“L负载转换产生的元件破坏”)。
再有，在图25(A)中，p+连接层2160必须进行扩散，使其到达硅衬底2100。p+连接层2160不仅在纵向扩散，而且也在横向扩散。如果通过横向扩散p+型连接层2160到达沟道，则切换用功率MOSFET 2020的的阈值电压上升。如果切换用功率MOSFET 2020的阈值电压上升，则产生开关延迟。而且，切换用功率MOSFET 2020的导通电阻增大。
另一方面，如果使p+连接层2160的位置离开沟道，即使p+连接层2160在横向扩散也不到达沟道，则扩展了切换用功率MOSFET 2020的宽度。如果扩展切换用功率MOSFET 2020的宽度，则DC-DC变换器的面积增大。而且，在按一定面积形成切换用功率MOSFET 2020的情形，可以形成的切换用功率MOSFET 2020的单位单元或者元件单元数量减少。由于减小一定面积内的切换用功率MOSFET 2020的总沟道宽度，使得导通时的电流减小。因而，切换用功率MOSFET 2020的导通电阻实际上增大了。
图26是已有的切换用功率MOSFET 2020的其他实施方式的放大剖面图。图25展示了横型的MOSFET，而图26展示了具有沟槽栅极的纵向MOSFET2020。
MOSFET 2020包括与源电极2210连接的源极层2220、与漏电极2230连接的漏极层2240、在源极层2220与漏极层2240之间通过绝缘膜2250埋置的沟槽栅极2260。
MOSFET 2020由于高效率地使用了栅电极的表面，所以可以降低导通电阻。
另一方面，沟槽栅极2260通过绝缘膜2250与漏极层2240邻接，由于为了降低导通电阻，绝缘膜2250应形成的更薄。因此，在MOSFET 2020中，沟槽栅极2260与漏极层2240之间的寄生电容大。由于这种寄生电容使得MOSFET2020的转换迟缓，不利于高频用途的转换。
而且，整流用MOSFET 2010也存在与上述相同的问题。
发明内容
本发明的半导体器件包括：半导体衬底；设置在半导体衬底表面上的半导体表层，其电阻大于所述半导体衬底；形成在栅极绝缘膜上的栅电极，所述栅极绝缘膜形成在所述半导体表层的表面上；第一导电型的漏极层，选择性地形成在所述栅电极一侧的所述半导体表层上；与所述漏极层连接的漏电极；第一导电型的源极层，选择性地形成在所述栅电极另一侧的半导体表层上；选择性地形成在所述半导体表层上的元件侧连接部，该元件侧连接部设置在形成半导体元件的有源区中；选择性地形成在所述半导体表层的接触侧连接部，其电阻小于所述半导体表层，向所述半导体衬底延伸的深度比所述元件侧连接部更深，该接触侧连接部分设置在不形成半导体元件的无源区内；第一源电极，连接所述源极层、所述元件侧连接部和所述接触侧连接部；以及背面电极，设置在所述半导体衬底的背面、与所述半导体衬底连接。
本发明还提供了一种半导体器件，包括：半导体衬底；形成在所述半导体衬底表面上的半导体表层，其电阻大于所述半导体衬底；形成在栅极绝缘膜上的栅电极，所述栅极绝缘膜形成在所述半导体表层的表面上；第一导电型的漏极层，选择性地形成在所述栅电极一侧的所述半导体表层上；与所述漏极层连接的漏电极；第一导电型源极层，选择性地形成在所述栅电极另一侧的所述半导体表层上；与所述源极层连接的、与第一导电型相反的第二导电型的第一半导体区，电阻小于所述半导体表层，且选择性地形成在所述半导体表层上，到达所述半导体衬底；电阻小于所述半导体表层的第二导电型的第二半导体区，选择性地形成在所述半导体表层上，到达所述半导体衬底，且不与所述源极层连接；与所述源极层和第一半导体区连接的短路电极；源电极，形成在所述半导体衬底背面与该半导体衬底连接；双极晶体管，设置在从所述漏电极到所述短路电极之间，由所述漏极层、所述源极层以及该漏极层和该源极层之间的沟道部形成，以及二极管，设置在从所述漏电极到所述第二半导体区之间，由所述漏极层和所述第二半导体区形成，所述二极管的所述漏极层与所述第二半导体区之间的耐压小于等于所述双极晶体管的所述漏电极与所述源极层之间的耐压。
附图说明
图1是本发明的半导体器件的第一实施方式的部分放大平面示意图。
图2是沿图1的线2-2’的放大剖面图。
图3是沿图1的线3-3’的放大剖面图。
图4是沿图1的线4-4’的放大剖面图。
图5是本发明的半导体器件的第二实施方式的部分放大平面示意图。
图6是沿图5的线6-6’的放大剖面图。
图7是展示第二实施方式的栅电极、漏电极和源电极连接关系的等效电路图。
图8是比较接触侧半导体器件的源极-漏极间的耐压和元件侧半导体器件的源极-漏极间的耐压的曲线图。
图9是本发明的半导体器件的第三实施方式的部分放大平面示意图。
图10是本发明的半导体器件的第四实施方式的部分放大平面示意图。
图11是在接触侧连接部使用金属栓塞的第五实施方式的元件侧半导体器件的剖面图。
图12是在接触侧连接部使用金属栓塞的第五实施方式的接触侧半导体器件的剖面图。
图13是图11或图12所示使用金属栓塞的第五实施方式的接触侧半导体器件的其他实施方式的剖面图。
图14是图11或图12所示使用金属栓塞的第五实施方式的元件侧半导体器件或者接触侧半导体器件的其他实施方式的剖面图。
图15是作为本发明的半导体器件的第六实施方式在背面具有漏电极的半导体器件的剖面图。
图16是作为本发明的半导体器件的第六实施方式在背面具有漏电极的半导体器件的剖面图。
图17是本发明的半导体器件的与图1或图5所示实施方式不同的实施方式的部分放大平面示意图。
图18是沿图17的线C-C’的剖面图。
图19是沿图17的线D-D’的剖面图。
图20是沿图17的线E-E’的剖面图。
图21是沿图17(A)所示功率半导体器件的线F-F’的放大剖面图。
图22是在接触侧连接部使用扩散层的图17(A)的实施方式的接触侧半导体器件322的放大剖面图。
图23是在接触侧连接部使用扩散层的图17(A)或者图17(B)的实施方式沿线E-E’的剖面图。
图24是已有典型的同步整流电路方式的电源中使用的DC-DC变换器2000的电路图。
图25是已有的切换用功率MOSFET 2020的放大剖面图和电路图。
图26是已有的切换用功率MOSFET 2020的其他实施方式的放大剖面图。
图27是本发明的第七实施方式的半导体器件的部分放大平面图。
图28是图27的MOSFET顶端所示虚线部分W的放大平面透视图。
图29是沿图28的线A-A的元件侧半导体器件252的剖面图。
图30是沿图28的线B-B的布线侧半导体器件352的剖面图。
图31是第八实施方式的半导体器件的放大平面图。
图32是第八实施方式的布线侧半导体器件354的剖面图。
图33是第九实施方式的布线侧半导体器件356的剖面图。
图34是第十实施方式的半导体器件的放大平面图。
图35是第十一实施方式的半导体器件的放大平面图。
图36是图35所示的MOSFET顶端所示虚线部分S的放大平面透视图。
图37是沿图36的线C-C的布线侧半导体器件358的剖面图。
图38是在图29所示元件侧半导体器件252中使用金属栓塞782取代连接部780的元件侧半导体器件260的剖面图。
图39是在图30所示布线侧半导体器件352中使用金属栓塞782取代连接部780的布线侧半导体器件360的剖面图。
图40是第十二实施方式的半导体器件的部分放大平面示意图。
图41是本实施方式的接触侧半导体器件362的剖面图。
具体实施方式
以下，参照附图说明本发明的实施方式。而且，本发明并不限于这些实施方式。以下根据本发明的实施方式的半导体器件，对于各更素的导电型而言，即使将p型要素改变为n型，或者将n型要素改变为p型，本发明的实施方式的效果也不会消失。
图25(A)所示的已有例子的剖面相当于沿图1中的线21-21’的剖面。图25(A)中以漏电极为界限左右对称地展示了半导体器件的剖面。但是，为了便于说明本发明的实施方式，采用沿图1的线2-2’的剖面或者沿线3-3’的剖面予以说明。
图1是本发明的半导体器件的第一实施方式的部分放大平面示意图。本实施方式的半导体器件，形成相互基本平行的多个栅电极10，在栅电极10之间交替地形成与栅电极10基本平行的漏电极20和源电极30。
图2是展示沿本发明的半导体器件第一实施方式的图1的线2-2’的剖面的放大剖面图。
图3是展示沿本发明的半导体器件第一实施方式的图1的线3-3’的剖面的放大剖面图。
根据本实施方式的半导体器件，包括：例如由硅构成的p+型半导体衬底40；形成于半导体衬底40上的p-型半导体表层50，其电阻大于半导体衬底40；形成于栅绝缘膜60上的栅电极10，该栅绝缘膜形成在半导体表层50的表面之上；选择地形成在栅电极10的一侧半导体表层50的n型漏极层70；与漏极层70连接的漏电极20；选择地形成在栅电极10的另一侧半导体表层50的n+型源极层80；选择地形成在半导体表层50的元件侧连接部100(参见图2)，与源极层80邻接，其电阻小于半导体表层50，在半导体表层50之中不到达源极层80与漏极层70之间的沟道90和衬底40；选择地形成在半导体表层50的接触侧连接部110(参见图3)，与元件侧连接部100邻接，其电阻小于半导体表层50，到达半导体衬底40；与源极层80、元件侧连接部100和接触侧连接部110连接的源电极30；在半导体衬底40背面与半导体衬底40连接的源电极31。
半导体衬底40也可以采用GaAs或SiC等半导体衬底。
再有，本实施方式的半导体器件还具有p型基极层120，在源极层80周围形成为旋塞状，并且扩散到沟道90，由此确定半导体器件的阈值电压。漏极层70具有与漏电极20欧姆接合的n+型接合部70a、和用于提高源电极30和漏电极20之间耐压的电场缓冲部70b。而且，采用SiO2等氧化膜绝缘材料130使栅电极10、漏电极20和源电极30相互绝缘。
本实施方式的漏极层70、源极层80和基极层120是扩散层。利用光处理等在半导体表层50上选择地注入杂质，通过热处理使杂质扩散，由此形成扩散层。元件侧连接部100和接触侧连接部110同样可以是扩散层。
接触侧连接部110形成为旋塞状，在源极层80周围包围源极层80。背面电极31通过接触侧连接部110与源电极30连接，形成为第二源电极31。
根据本实施方式，与p型半导体表层50和p型基极层120的杂质浓度相比，p+型接触侧连接部110的杂质浓度更高。因此，接触侧连接部110的电阻小于半导体表层50和基极层120的电阻
为了方便，本实施方式的半导体器件中，将包含图2的元件侧连接部100的部分称为元件侧半导体器件200，将包含图3的接触侧连接部110的部分称为接触侧半导体器件300。
图4是展示沿图1所示本实施方式的半导体器件的线4-4’的剖面的放大剖面图。图4对本实施方式的半导体器件，利用虚线分开展示了元件侧半导体器件200部分和接触侧半导体器件300部分。
在元件侧半导体器件200部分，元件侧连接部100不到达半导体衬底40。另一方面，在接触侧半导体器件300部分，接触侧连接部110扩散量大，到达半导体衬底40。而且，元件侧连接部100和接触侧连接部110相互邻接，具有与半导体衬底40基本同的电阻率。元件侧连接部100和接触侧连接部110彼此形成为一体。根据本实施方式，多个元件侧连接部100和多个接触侧连接部110成直线状地规则交替配置。
如图1到图4所示，在本实施方式中，形成多个直线状的元件侧连接部100。接触侧连接部110形成在元件侧连接部100之间，或者重复形成在元件侧连接部100。而且，在与元件侧连接部100的直线方向垂直的剖面，接触侧连接部110的扩散比元件侧连接部100更宽和更深。
以下，说明本实施方式的半导体器件的工作。当该半导体器件导通时，在栅电极10施加预定电压。由此，使栅电极10下的沟道90反转，漏电极20与源电极30导通。
在图2和图3的栅电极10施加相同的电压。但是，图2的元件侧连接部100不到达沟道90。所以，沟道90主要是由基极层120形成的。因此，沟道90的阈值电压主要是由基极层120的杂质浓度决定的。与此相反，由于图3的接触侧连接部110到达沟道91，所以沟道91主要是由基极层120和接触侧连接部110形成的。因此，接触侧半导体器件300的沟道91的杂质浓度要比元件侧半导体器件200的沟道90的杂质浓度更高。因而，接触侧半导体器件300的接触侧阈值电压也比元件侧半导体器件200的元件侧阈值电压更高。
在本实施方式中，在栅电极10施加的栅极电压，在元件侧阈值电压以上并且在接触侧阈值电压以下就足以了。因此，元件侧半导体器件200导通时，接触侧半导体器件300维持在截止状态。据此，使元件侧半导体器件200和接触侧半导体器件300导通的栅极电压就不必要了，半导体器件可以在比较低的栅极电压下流过电流。通过降低转换所需的栅极电压，使得转换速度加快。因而，本实施方式的半导体器件可以对应于频率高的输入。
而且，通过使栅极电压在接触侧阈值电压以上，不仅可使元件侧半导体器件200处于导通状态，而且也可以使接触侧半导体器件300处于导通状态。通过使接触侧半导体器件300处于导通状态，可使半导体器件的导通电阻比只有元件侧半导体器件200处于导通状态时更为降低。但是，在导通状态，接触侧半导体器件300的沟道91的电阻要比元件侧半导体器件200的沟道90的电阻更高。所以，流过半导体器件的大部分电流几乎都流过元件侧半导体器件200的沟道90。
本实施方式的半导体器件的阈值电压主要由基极层120调节，与元件侧连接部100和接触侧连接部110无关。因此，晶片之间或批次之间的阈值电压波动小。
通过使元件侧半导体器件200导通，电流从漏极层70经过沟道90流到源极层80。之后，电流从源极层80流向源电极30。进而，电流从源电极30流向接触侧连接部110。或者，电流从源电极30流向元件侧连接部100，再流向接触侧连接部110。流向接触侧连接部110的电流通过半导体衬底40流向源电极31。
即，电流在元件侧半导体器件200内从漏极层70在朝向源极层80的方向(图1箭头X的方向)流向沟道90。之后，从与箭头X的方向不同的元件侧连接部100，在朝向接触侧连接部110的方向(图1箭头Y的方向)，流向源电极30或元件侧连接部100内。在本实施方式的情形，箭头Y的方向与箭头X的方向基本垂直。再有，电流从源电极30或元件侧连接部100流向接触侧连接部110，从接触侧连接部110流向源电极31的方向(图4的箭头Z的方向)。在本实施方式的情形，箭头Z的方向与箭头Y的方向和箭头X的方向基本垂直。
在已有例子中，沟道全都形成于沟道部2130之中，并且电流也全都流过于此。根据本实施方式，即使在栅电极10施加预定的阈值电压，接触侧半导体器件300的沟道91也几乎不会有电流流过。所以，与已有例子相比，接触侧半导体器件300的沟道91的沟道宽度部分可以小于半导体器件的沟道总宽度。如果沟道总宽度小，则导通电阻增大。
但是本实施方式的半导体器件的元件侧连接部100不必扩散到达半导体衬底40。因此，与已有例子的连接层2160相比，接触侧连接部110在朝向元件侧连接部100的沟道90的方向的横向的宽度要小。所以，各电极间的距离或各扩散层间的距离狭窄，即使半导体器件微小化。元件侧连接部100也不会到达沟道90。因此，本实施方式的半导体器件的阈值电压，不因半导体器件的微小化而增大，不会因半导体器件的微小化而产生不适合。即，根据本实施方式，可以增加在一定面积内能够形成的半导体元件的单位单元或元件单元的数量。因此，由于MOSFET的沟道总宽度变大，所以导通电阻降低。而且，通过半导体器件的微小化，使得制造成本降低。
即，形成接触侧半导体器件300所导致的导通电阻增大与半导体器件的微小化所导致的导通电阻降低之间存在权衡利弊的关系。
利用元件侧半导体器件200和接触侧半导体器件300的形成面积比例，可以降低本实施方式的半导体器件的导通电阻。
例如，元件侧半导体器件200和接触侧半导体器件300的形成面积比例如果为19∶1，则沟道总宽度约少5％。所以，沟道电阻约增大5％。再有，根据本实施方式的半导体器件，连接层中的一部分作为接触侧连接部110，其他部分作为元件侧连接部100。因此，本实施方式的MOSFET和半导体火衬底之间的电阻，要比已有例子的MOSFET和半导体衬底之间的电阻更高。因此，随着沟道总宽度的减小，作为沟道电阻增大率与MOSFET和半导体衬底之间电阻的增大率之和的本实施方式的半导体器件的导通电阻的增大率，通常考虑为约20％。
另一方面，因形成元件侧半导体器件200而带来的缩小率可以约在75％以下。考虑到本实施方式的半导体器件的导通电阻的增大率约为20％，所以本实施方式的一定面积的导通电阻，相对于已有例子的一定面积的导通电阻，为1.2×0.75＝0.9倍。因此，本实施方式的导通电阻相对于已有例子的导通电阻降低约10％。
近年来，半导体器件的微小化倾向日益加强，在这种情况下，使半导体器件微小化，同时降低导通电阻，可以称为优点大。
以往，连接层2160不区分为元件侧连接部100和接触侧连接部110。所以，元件侧连接部也扩散到达半导体衬底。
而且，如上所述，本实施方式的MOSFET和半导体衬底之间的电阻，与已有例子的MOSFET和半导体衬底之间的电阻相比更高。
但是，半导体器件的导通电阻中，沟道90的电阻的影响最大。本实施方式的半导体器件中，半导体器件或者单位单元的微小化所导致的沟道90的总延长加大，作为整体的沟道电阻降低。因比，本实施方式的半导体器件整体的导通电阻降低。
半导体器件从导通到截止或者从截止到导通进行转换时，存在因电感等导致的大电压施加在源-漏之间的情况。
本实施方式的半导体器件的接触侧连接部110围绕在源极层80的周围，而且接触侧连接部110的电阻比半导体表层50和基极层120的电阻要低。
因此，在源-漏之间流动的雪崩电流，能够容易地流到源极层80正下方的接触侧连接部110，所以源极层80与接触侧连接部110之间产生的电位差小。因比，源极层80和接触侧连接部110之间的结未施以正偏压。因此，半导体器件不会因过大的电流而被破坏，所以不产生因L负载转换引起的元件破坏。
而且，由于防止了因L负载转换引起的元件破坏，所以有效地避免了元件侧半导体器件200的源-漏之间产生雪崩击穿。这样，接触侧半导体器件300的源-漏之间的耐压，可望在元件侧半导体器件200的源-漏之间的耐压以下。
本实施方式的半导体器件，与已有的工艺相比，仅需改变元件侧连接部100和接触侧连接部110的掩摸，即可制造。
图5是本发明的半导体器件的第二实施方式的部分放大平面示意图。
图6是沿图5的线6-6’的剖面图。而且，沿图5中的线2-2’的剖面图与图2所示的相同。
本实施方式的半导体器件，具有元件侧半导体器件200(参加图2)和接触侧半导体器件302(参照图6)。元件侧半导体器件200具有栅电极10，接触侧半导体器件302没有栅电极。而且，沿线4-4’的剖面图与图4相同。
本实施方式的半导体器件中，接触侧半导体器件不必导通。因此，接触侧半导体器件302也不必具有栅电极度。通过不在接触侧半导体器件302形成栅电极，可以减小全部栅电极10的静电电容或者漏-栅间的电容(反馈电容)。因此，半导体器件的转换速度得以提高。
接触侧半导体器件302没有源极层。所以，不形成图25(A)和图25(B)的已有例子所示的寄生双极晶体管。在接触侧半导体器件302中，从漏电极20到源电极30或源电极31的之间，由漏极层70和基极层120形成二极管。
本实施方式的半导体器件中，接触侧半导体器件302中的漏电极20与源电极30或源电极31之间形成的二极管的耐压，要低于元件侧半导体器件200中的漏电极20与源电极30之间形成的寄生双极晶体管的耐压。因此，即使在半导体器件的漏电极20与源电极31之间提供过剩的电功率，大部分电流几乎都流到接触侧半导体器件302所形成的二极管。因此，不会出现因L负载转换引起的元件破坏，不会破坏半导体器件。
图7是展示本发明的半导体器件的第二实施方式的栅电极10、漏电极20和源电极31的连接关系的等效电路图
图8是比较接触侧半导体器件的源极-漏极间的耐压801和元件侧半导体器件的源极-漏极间的耐压800的曲线图。耐压801在比耐压800低的电压下击穿。
因此，在栅电极10施加预定的电压，使半导体器件导通时，电流在漏电极20和源电极31之间按箭头700那样在元件侧半导体器件200中流动。
另一方面，在漏电极20和源电极31之间提供过剩电功率时，电流在漏电极20和源电极31之间按箭头701那样在接触侧半导体器件302中流动。
由于存在接触侧半导体器件302，所以半导体器件从导通到截止或者从截止到导通进行转换时，漏电极20和源电极31之间的电功率不集中在元件侧半导体器件200。因比，元件侧半导体器件200不被破坏。
图9是本发明的半导体器件的第三实施方式的剖面图。根据本实施方式，元件侧半导体器件在图5的线2-2’的剖面与图2所示的元件侧半导体器件200相同，但是在接触侧半导体器件304不形成p型基极层120这一点上与图6所示第二实施方式相比不同。
而且，形成杂质浓度更高的p+型接触侧连接部110，与电场缓冲部70b邻接。由此，接触侧半导体器件304的漏电极20与源电极30之间的二极管，由p+型接触侧连接部110和电场缓冲部70b形成，耐压较低。由此，接触侧半导体器件304的漏电极20与源电极30之间的二极管的耐压，在元件侧半导体器件200的漏电极20与源电极30之间的npn双极晶体管的耐压以下。
而且，在电场缓冲部70b中，作为从n型杂质量扣除p型杂质量后的实际杂质量，应存在从约1×1012cm-2到约5×1012cm-2的n型杂质量。由此，耗尽层容易延伸到电场缓冲部70b，同时电场缓冲部70b可以确保适当的值。
根据本实施方式，电场缓冲部70b的扩散层横向宽度，在元件侧半导体器件200和接触侧半导体器件304之间没有差别。因此，已有例子用于形成电场缓冲部70b的光掩模没有必要改变设计。
图10是本发明的半导体器件的第四实施方式的剖面图。根据本实施方式，沿图5的线2-2’的剖面图与图2的元件侧半导体器件200相同，但是，从接触侧半导体器件306的接合部70a的端部扩展的电场缓冲部70b的横向宽度(长)Ln与图6所示第二实施方式相比不同。即，与元件侧半导体器件200的电场缓冲部70b相比，接触侧半导体器件306的电场缓冲部70b的向沟道91的横向宽度Ln较小。因此，在漏电极20施加电压时，接触侧半导体器件306的电场缓冲部70b中的耗尽层延伸，小于元件侧半导体器件200的情形。由此，接触侧半导体器件306的漏电极20与源电极30之间的二极管的耐压，比元件侧半导体器件200的漏电极20与源电极30之间的npn双极晶体管的耐压更低。
图11和图12是作为本发明的半导体器件在接触侧连接部使用金属栓塞的第五实施方式的剖面图。图11相当于沿图5的线2-2’的剖面图，图12相当于沿图5的线6-6’的剖面图。图12的接触侧连接部112由金属栓塞112形成。接触侧连接部112与源电极30和半导体衬底40电气连接。金属栓塞112具有与由p+型扩散层形成的第一至第四实施方式的接触侧连接部110相同的作用。
由于金属栓塞112的电阻比扩散层的电阻低，所以半导体器件的导通电阻降低，而且，金属栓塞112不必扩散，所以能够在比扩散层更狭小的区域中形成接触侧连接部。因此，在接触侧连接部中使用金属栓塞112的半导体器件，比使用扩散层的半导体器件更能够使导通电阻降低并且微小化。
但是，图12的接触侧半导体器件307与图11的元件侧半导体器件202基本相同，具有接合部70a、电场缓冲部70b和基极层120。因比，接触侧半导体器件307的源-漏间的耐压与元件侧半导体器件202的源-漏间的耐压相比基本相同。所以，在由接触侧半导体器件307和元件侧半导体器件202组合形成功率半导体器件时，不能防止因L负载转换导致的元件破坏。
图13(A)、图13(B)、图14(A)和图14(B)展示了具有金属栓塞112的第五实施方式之中、图11或者图12所示元件侧半导体器件202或接触侧半导体器件307的其他方式。图13(A)、图13(B)和图14(A)分别展示了接触侧半导体器件307的其他实施方式，图14(B)展示了元件侧半导体器件202的其他方式。
图13(A)所示接触侧半导体器件308，与图12的接触侧半导体器件307相比，在漏的接合部70a的横向(朝向沟道的方向)宽度扩展这一点上不同。
所以，从接触侧半导体器件308的接合部70a的端部扩展的电场缓冲部70b的横向宽度Ln，比从接触侧半导体器件307和元件侧半导体器件202的接合部70a的端部扩展的电场缓冲部70b的横向宽度Ln要窄。由此，在源-漏之间施加某个电压时，在接触侧半导体器件308的电场缓冲部70b与基极层120之间扩展的耗尽层，比接触侧半导体器件307和元件侧半导体器件202的电场缓冲部70b与基极层120之间扩展的耗尽层要窄。因此，接触侧半导体器件308的源-漏之间的耐压，比接触侧半导体器件307和元件侧半导体器件202的源-漏间的耐压要低。
在由接触侧半导体器件308和元件侧半导体器件202组合形成功率半导体器件时，功率半导体器件的雪崩电流几乎全都流过接触侧半导体器件308。因此，不仅功率半导体器件的导通电阻低，而且可以保护元件侧半导体器件202。
但是，在接触侧半导体器件308中形成n+型源极层80。由此，接触侧半导体器件308中存在寄生的npn双极晶体管。因此，雪崩电流通过源极层80正下方的基极层120，由此使寄生的npn双极晶体管导通。从而，接触侧半导体器件308的元件被破坏。
图13(B)所示的接触侧半导体器件309，与图13(A)的接触侧半导体器件308相比，在没有n+型的源极层80这一点上不同。通过在接触侧半导体器件309中不设置源极层80，使得接触侧半导体器件309中不存在寄生的npn双极晶体管。接触侧半导体器件309的源-漏之间存在二极管。因此，即使雪崩电流通过接触侧半导体器件309的源-漏之间，接触侧半导体器件309的元件也不会被破坏。
因此，在由接触侧半导体器件309和元件侧半导体器件202组合形成功率半导体器件时，功率半导体器件的导通电阻低。保护元件侧半导体器件202，而且接触侧半导体器件309的元件不被破坏。
图14(A)所示的接触侧半导体器件311，与图13(B)的接触侧半导体器件309相比，没有p型基极层120。所以，可以采用比接触侧半导体器件309简单的结构来形成接触侧半导体器件311。而且，与接触侧半导体器件309相比，漏极层70的电场缓冲部70b和接合部70a的朝向沟道的横向宽度更宽，在电场缓冲部70b与接触侧连接层110邻接形成这一点上不同。另一方面，与接触侧半导体器件309相比，电场缓冲部70b距离接合部70a的端部的横向宽度Ln也可以相等。
因此，在由接触侧半导体器件311和元件侧半导体器件202组合形成功率半导体器件时，具有与由接触侧半导体器件309和元件侧半导体器件202组合形成功率半导体器件时相同的效果。
而且，接触侧半导体器件307、308、309和311具有栅电极10。但是，接触侧半导体器件307、308、309和311之上也可以不形成栅电极10。如果没有接触侧半导体器件的栅电极10，则由于不形成栅电极10的静电电容，可以提高功率半导体器件的转换速度。
本实施方式的半导体器件，以扩散层作为元件侧连接部，以金属栓塞作为接触侧连接部。但是，也可以沿图5的线4-4’的整体形成金属栓塞。即，在元件侧半导体器件的元件侧连接部使用金属栓塞。
例如，图14(B)是接触侧连接部使用金属栓塞的元件侧半导体器件204的实施方式的剖面图。
元件侧半导体器件204在相邻源极层80之间具有金属栓塞102。金属栓塞102与接触侧半导体器件307、308、309或311的金属栓塞112连接。因此，沿图5的线4-4’整体形成金属栓塞。
另一方面，由于源电极30与元件侧连接部100连接，所以相邻源极层80之间的距离必须大于金属栓塞102的宽度。如果相邻源极层80之间的距离比金属栓塞102的宽度小，则源电极30不能与元件侧连接部100连接，结果根据图14(B)所示的实施方式，难以使半导体器件微小化。
在形成图11的元件侧半导体器件202的情形，即使相邻的源极层80之间的距离狭小，但由于没有金属栓塞，所以源电极30也能够与相邻的两个源极层80以及元件侧连接部100连接。而且，在图12的接触侧半导体器件307中，相邻的源极层80之间的距离狭小，即使源电极30不与元件侧连接部100连接也没关系。在元件侧半导体器件202中，确保了源电极30和源极层80以及元件侧连接部100的连接。
由图11的元件侧半导体器件202和图12的接触侧半导体器件307形成的功率半导体器件，可以比采用图14(B)的元件侧半导体器件204形成的功率半导体器件更加微小化。
因此，即使在从图11到图13所示的第五实施方式中，由元件侧半导体器件202和接触侧半导体器件309或311的组合而形成的功率半导体器件，从本实施方式的效果的观点来看也是好的。
但是，考虑到制造工艺、制造成本等，也可以采用其他方式。
而且，在接触侧半导体器件308、309或311中，接合部70a的横向宽度较宽。所以，从接合部70a的端部扩展的电场缓冲部70b的横向宽度Ln，比元件侧半导体器件202或204的电场缓冲部70b更为狭小。
然而，接触侧半导体器件308、309或311和元件侧半导体器件202或204的接合部70a的横向宽度也可以彼此相等。此时，从接触侧半导体器件308、309或311中的接合部70a的端部扩展的电场缓冲部70b的横向宽度Ln，比元件侧半导体器件202或204的电场缓冲部70b的横向宽度狭小，故而应不改变接合部70a的横向宽度，使电场缓冲部70b本身的横向宽度狭小。由此，接触侧半导体器件308、309或311的源-漏间的耐压，可以比元件侧半导体器件202或204的源-漏间的耐压更低。
但是，必须扩展基极层120的横向宽度，以使基极层120接触电场缓冲部70b。由此，接触侧半导体器件308、309或311的源-漏间的耐压，比元件侧半导体器件202或204的源-漏间的耐压更低。
而且，在本实施方式中，可以在同一工序中采用同样材料形成金属栓塞102和112。由于金属栓塞102和112相互连接，所以此时可以把金属栓塞102和112实际上视为同一物体。
另一方面，也可以在各个工序中采用互不相同的材料形成金属栓塞102和112。此时，金属栓塞102和112应通过相互连接布线来连接。
图15和图16是作为本发明的半导体器件的第六实施方式、在背面具有漏电极的半导体器件的剖面图。根据本实施方式，半导体衬底40是N++型。在半导体衬底40的背面形成与半导体衬底40连接的漏电极20。金属栓塞104和114从漏极层70贯穿半导体表层50，到达半导体衬底40。由此，连接漏极层70和半导体衬底40以及背面的漏电极20。
为了使金属栓塞104和114与半导体表层50之间绝缘，在金属栓塞104和114周围形成栓塞绝缘体115。使用n型半导体层或SiO2作为栓塞绝缘体115。例如，向相对于埋置金属栓塞104和114的沟槽侧壁的斜向注入As、P等n型杂质。之后，通过热处理使杂质扩散。形成n型半导体层。利用n型半导体层使金属栓塞104和114与半导体表层50间绝缘。而且，也可以利用腐蚀沟槽时在沟槽侧壁形成的SiO2等残渣作为栓塞绝缘体115。
图16所示的接触侧半导体器件310没有源极层80。由此，可以防止寄生的npn双极晶体管因雪崩电流而导通，破坏接触侧半导体器件310的半导体元件。
而且，接触侧半导体器件310的漏极的接合部70a的横向宽度形成得比元件侧半导体器件210的接合部70a更宽。由此，接触侧半导体器件310的电场缓冲部70b从接合部70a的端部扩展的横向宽度Ln，比元件侧半导体器件210的电场缓冲部70b更为狭小。由比，接触侧半导体器件310的源-漏间的耐压可以低于元件侧半导体器件210的源-漏间的耐压。
再有，元件侧连接部100和接触侧连接部110各自的深度和杂质浓度基本相同。因此，可以同时形成元件侧连接部100和接触侧连接部110。
在半导体衬底40的表面形成源电极30。形成源电极30使其覆盖在绝缘材料130上。
半导体表层50也可以是n型。但是，n型半导体表层50的浓度最好比电场缓冲部70b的浓度更薄。利用从接合部70a的端部扩展的电场缓冲部70b的横向宽度Ln，可以决定源-漏间的耐压。
在本实施方式中，也可以在同一工序中采用同样的材料形成金属栓塞104和114。由于金属栓塞104和114相互连接，所以此时可以把金属栓塞104和114实际上视为同一物体。
另一方面，也可以在各个工序中采用互不相同的材料形成金属栓塞104和114。此时，金属栓塞104和114应通过布线来连接。
在第五和第六实施方式半导体器件中，金属栓塞102、104、112和114使用的金属是钨、铝、铜、Al-Si、Al-Si-Cu等。
而且，也可以使用非金属材料来取代金属栓塞102、104、112和114。也可以使用掺杂多晶硅作为非金属材料的栓塞。在这种情况下，在预定形成栓塞的位置形成沟槽之后，在埋置栓塞之前，在沟槽内斜向注入杂质。由此，降低沟槽侧壁的电阴。之后，通过埋置栓塞在栓塞周边形成侧壁导电层(图中未示出)。侧壁导电层电气连接漏极层70或源电极30与半导体衬底40以及背面的漏电极20或源电极3l。
再有，在本发明的第一到第六实施方式中，形成元件单元1000(参见图1和图5)，包括栅电极10、漏极层70、源极层80、元件侧连接部100、接触侧连接部110、源电极30和漏电极20。相邻的元件单元1000共同占有源电极30或漏电极20其中之一。因此，多个元件单元1000的源电极或漏电极并联连接。因此，元件单元1000的数量越多，沟道总宽度就越大，源-漏间就可以流过大电流。
而且，在本发明的第一到第六实施方式中，如图1或图5所示，元件单元1000具有多个元件侧连接部100和多个接触侧连接部110成直线状交替配置的连接列(在源电极30之下重复)、和漏极层70成直线状配置的漏极列(在漏电极20之下重复)。彼此相邻的连接列与彼此相邻的多个源电极30同样地基本平行地形成。漏极列与漏电极20同样地，在彼此相邻的连接列之间与该连接列基本平行地形成。
这样，通过使各要素直线对准，易于通过半导体器件的设计变更来微小化，便于半导体器件的集成化。
图17(A)和图17(B)是与图1和图5所示实施方式不同的本发明的半导体器件的实施方式的部分放大平面示意图。本实施方式的半导体器件中，沿线E-E’成直线状地形成多个元件侧连接部100。沿线D-D’形成接触侧连接部110。图17(A)中，元件侧连接部100和接触侧连接部110在源电极30之下延伸。而且，与线E-E’平行地成直线状地形成多个漏极层70。漏极层70在漏电极20之下延伸。
在与元件侧连接部100和漏极层70的排列方向垂直的方向形成接触侧连接部110。而且，在成直线状地排列的多个元件侧连接部100之间形成接触侧连接部110，以便与元件侧连接部100连接，在多个漏极层70之间在其附近形成，不与漏极层的接合部70a连接。
而且，也可以成直线状地形成一条长的元件侧连接部100和漏极层70，成直线状地排列多个接触侧连接部110。此时，元件侧连接部100在多个接触侧连接部之间形成，以便与接触侧连接部连接，漏极层70在多个接触侧连接部110之间，在其附近形成，以便接合部70a不与接触侧连接部110接触。
而且，在本实施方式中，元件侧连接部100、接触侧连接部110和漏极层70成直线状地形成，但是也可以形成为曲线状。
图17(A)和图17(B)所示的栅电极10、漏电极20和源电极30施加阴影线的部分，分别是栅电极10与栅极布线111的接合部分，漏电极20与漏极层70的接合部分，源电极30与源极层80、元件侧连接部100或接触侧连接部110的接合部分。
图17(B)与图17(A)相比，在不形成沿线D-D’的源电极30部分这一点上不同。与图17(A)一样，沿线D-D’形成接触侧连接部110。另一方面，由于不形成沿线D-D’的源电极30的部分，所以在减小源电极30与漏电极20或栅电极10之间的寄生电容这一点上更好。
图18是沿图17(A)或图17(B)的实施方式的元件侧半导体器件220的线C-C’的剖面图。源电极30与源极层80和元件侧连接部100连接。元件侧连接部100不到达半导体衬底40。
图19(A)和图19(B)是接触侧连接部使用金属栓塞的沿图17(A)的实施方式的接触侧半导体器件320的线D-D’的剖面图。金属栓塞116到达半导体衬底40。而且，金属栓塞116跨过图19的左右而形成。因此，金属栓塞116与漏电极20、即漏极层70垂直。源电极30与金属栓塞116连接。而且，在图19(A)或图19(B)中，图17(B)的D-D’剖面成为没有源电极30的一部分的形状。
而且，在图19(A)的绝缘材料130上，形成漏电极20。在本实施方式中，漏电极20与作为接触侧连接部的金属栓塞116重复。但是，如图19(B)所示，本实施方式的半导体器件，漏电极20也可以设计为不与金属栓塞116重复。不使漏电极20与金属栓塞116重复，可以减小源-漏间的电容。
图20是根据接触侧连接部使用金属栓塞的实施方式的沿图17(A)或图17(B)的线E-E’的剖面图。可知金属栓塞116到达半导体衬底40的方式。而且，元件侧连接部100沿线E-E’延伸，与金属栓塞116连接。因此，根据本实施方式，元件侧连接部100和金属栓塞116垂直。
本实施方式的半导体器件处于导通状态时，在沿图17的E-E’的源电极30和平行于E-E’形成的漏电极20之间流过电流。而且，从源电极30通过沿线D-D’的金属栓塞116，流到形成于半导体衬底40背面的源电极3l。
图21(A)和图21(B)是沿图17(A)所示功率半导体器件的线F-F’的放大剖面图。图21(A)是功率半导体器件的放大剖面图，具有与图13(B)所示接触侧半导体器件309相同结构的接触侧半导体器件309’。接触侧半导体器件309’，在金属栓塞116的两侧面，具有与图13(B)相同的接触侧连接部110和基极层120。因比，基极层120和漏极层70构成二极管。该二极管的耐压最好比元件侧半导体器件220的寄生npn双极晶体管的耐压更低。即，从接触侧半导体器件309’的接合部70a扩展的电场缓冲部70b的横向宽度Ln，最好比从图18的接合部70a扩展的电场缓冲部70b的横向宽度Ln短。由此，因L负载转换等产生的雪崩电流，从线D-D’附近的漏电极20，通过接触侧半导体器件309’形成的二极管和金属栓塞116，流向源电极31。因此，保护了元件侧半导体器件(图17(A)的C-C’相当的部分)。即，即使在本实施方式中也具有与第一到第六实施方式相同的效果。
图21(B)是功率半导体器件的放大剖面图，具有与图14(A)所示接触侧半导体器件311相同的结构的接触侧半导体器件311’。接触侧半导体器件311’与接触侧半导体器件309相比，在金属栓塞116两侧面具有接触侧连接部110这一点上是相同的，但是在没有基极层这一点上是不同的。接触侧连接部110和漏极层70的结构形成二极管。该二极管的耐压最好比元件侧半导体器件220的寄生npn双极晶体管的耐压低。即，从接触侧半导体器件311’的接合部70a扩展的电场缓冲部70b的横向宽度Ln，最好比从图18的接合部70a扩展的电场缓冲部70b的横向宽度Ln短。由此，因L负载转换等产生的雪崩电流，从线D-D’附近的漏电极20，通过接触侧半导体器件311’形成的二极管和金属栓塞116，流向源电极31。因此，保护了元件侧半导体器件(图17(A)的C-C’相当的部分)。即，即使在本实施方式中也具有与第一到第六实施方式相同的效果。
而且，沿图17(B)所示功率半导体器件的线F-F’的放大剖面图，在没有图21(A)和图21(B)分别所示的接触侧半导体器件309’和311’的源电极30这一点上不同。但是，沿图17(B)所示功率半导体器件的线F-F’的放大剖面图的其他结构，也可以与接触侧半导体器件309’和311’相同。由此，具有与第一到第六实施方式相同的效果。
图22(A)和图22(B)是根据接触侧连接部使用扩散层的图17(A)的实施方式的接触侧半导体器件322沿线D-D’的放大剖面图。元件侧半导体器件的剖面图与图18所示的元件侧半导体器件220的剖面图相同。另一方面，接触侧半导体器件322使用由扩散层形成的接触侧连接部110，取代图19所示的接触侧半导体器件320的金属栓塞。因此，在接触侧半导体器件322的剖面图中，图18所示的金属栓塞116的部分，由扩散层所形成的接触侧连接部110构成。
而且，在图22(A)的绝缘材料130上，形成漏电极20。在本实施方式中，漏电极20与接触侧连接部110重复。但是，如图22(B)所示，漏电极20也可以设计为不与接触侧连接部110重复。不使漏电极20与接触侧连接部110重复，可以减小源-漏间的电容。即使在图17(B)的实施方式，接触侧连接部也可以使用扩散层。此时，沿线D-D’的放大剖面图，在图22(A)或图22(B)中成为没有源电极30的状态。
图23是根据接触侧连接部使用扩散层的图17(A)或图17(B)的实施方式的沿线E-E’的放大剖面图。可知形成了图20中的金属栓塞116的部分使用扩散层的接触侧连接部110。
本发明的半导体器件，不仅适用于同步整流电路方式的DC-DC变换器，而且还适用于对应高频的功率半导体器件。
而且，本发明的半导体器件，可以适用在施加大功率的状态下使用的半导体器件，无论是否有电感均可。
而且，本发明的半导体器件，可以适用于切换用功率MOSFET和整流用功率MOSFET。
再有，在用于整流用功率MOSFET的情形，可以在源-漏间并联连接肖特基二极管。由此，即使整流用功率MOSFET的转换延迟，电流也可以流动。因此，肖特基二极管补偿整流用功率MOSFET，起分路作用。
图27是本发明的第七实施方式的半导体器件的部分放大平面图。图27是从上方看的MOSFET芯片，为了便于理解所做的示意图。在第一到第六实施方式中，接触侧连接部110形成在源电极(短路电极)30之下。但是，在以下的第七到第十实施方式中，不同点在于，相当于接触侧连接部的p+型区(第二半导体区)形成于栅电极或栅极布线之下(参见图30)。为了方便起见，在第七实施方式以后的半导体器件中，把栅电极或栅极布线之下形成的p+型区称为布线侧连接部，把包含布线侧连接部的部分称为布线侧半导体器件。
在本实施方式中，MOSFET芯片包括栅极的键合焊盘762、栅极连接图形763、栅极布线764和漏电极784。键合焊盘762是与栅极连接图形763同一层的图形，连续连接。在键合焊盘762和栅极连接图形763下方存在的绝缘膜中形成支柱765。利用支柱765，键合焊盘762或栅极连接图形763与栅极布线764的端部连接。栅极布线764与栅电极777(参见图28、图29)电气连接。
更详细地讲，用于与外部连接的键合焊盘762，同时借助与键合焊盘762连续的栅极连接图形763以及支柱765，通过栅极布线764连接到栅电极777。
为了降低到栅电极777的电阻，采用例如铝等金属形成键合焊盘762、栅极连接图形763和栅极布线764。
而且，栅电极777在图27中未示出，但是与栅极布线764垂直地形成。栅极布线764的宽度约为2μm到4μm。栅极布线764之间的间隔约为50μm到200μm。
相邻的栅极布线764之间形成漏电极784。之所以除去栅极布线764上的漏电极784，是因为降低栅极布线764和漏电极784之间寄生电容。
图28是图27的MOSFET芯片所示虚线部分W的放大平面透视图。栅极布线764在与图28的纸面相对的横向延伸。在栅极布线764的周围形成漏电极784，与栅极布线764间隔开。即，在栅极布线764的上方，不形成漏电极784。由此，可以减小源-漏间的寄生电容。
栅极布线764通过接触孔766连接到栅电极777。栅电极777由多晶硅或金属硅化物等形成。栅电极777由与栅极布线764连接的栅电极777a和与栅电极777a基本垂直廷伸的栅电极777b组成。栅电极777a和栅电极777b是同一层图形。栅电极777a是为了把栅电极777b与栅极布线764连接而形成的部分，也可以除去接触孔766和接触孔766之间的部分。通过这样可以减小栅-源间的寄生电容。
在漏电极784之下，存在栅电极777b、短路电极782和漏电极781。短路电极782和漏电极781沿栅电极777b基本平行地延伸。即在栅电极777b的一侧形成短路电极782，并且在栅电极777b的另一侧形成漏电极781。而且，在图28中，对栅极布线764、栅电极777a、777b以及漏电极781加以剖面线。
栅极布线764通过接触孔766与栅电极777a连接。
漏电极784通过接触孔788与漏电极781连接。再有，漏电极781通过接触栓塞789与作为漏极层一部分的n+型接合部778连接。
短路电极782通过接触栓塞790与n+型源极层774连接。这里，源极层774是在半导体衬底平面上具有突出部774A的梳型形状。短路电极782通过与突出部774A接触而与源极层774连接。由此，可以提高雪崩耐量。即难以产生因L负载转换导致的元件破坏。
图29是沿图28线A-A’的元件侧半导体器件252的剖面图。以下采用图29详细说明本实施方式的半导体器件的结构。
本实施方式的元件侧半导体器件252包括低电阻的p+型硅半导体衬底771，在半导体衬底771表面上外延生长的电阻大于半导体衬底771的p-型硅外延层772。硅外延层772的厚度约为3μm。
在硅外延层772的表面上选择地形成p型本体区773。本体区773的一部分表面用做半导体元件的沟道区。选择地并且自对准地形成n+型源极层774和n型漂移层(也称为电解缓冲部)775，对置夹持该沟道区。在源极层774和漂移层775之间的本体区773上，即在沟道区上形成氧化硅构成的栅绝缘膜776。在栅绝缘膜776上形成栅电极777b。在漂移区775内选择地形成n+型接合部778。由漂移区775和接合部778构成漂移层。
在源极层774之下形成p+型元件侧连接部780a。元件侧连接部780a从外延层772的表面到达半导体衬底771。短路电极782与源极层774和连接部780a接触，形成为将它们电气连接。而且，图29展示了源极层774之中的突出部774A的剖面。因此，源极层774与短路电极782接触。
漏电极781通过接触栓塞789与接合部778连接。
再有，在外延层772上方，形成层间绝缘层783。在层间绝缘层783上形成漏电极784。漏电极784连接在漏电极781上，通过接触栓塞789与接合部778电气连接。
而且，在半导体衬底771的背面形成源电极785。源电极785与半导体衬底771连接。因此，源极层774通过短路电极882、连接部780和半导体衬底771，电气连接在源电极785。而且，在沿图28的线A-A’的剖面不存在栅极布线764，但是在图29中由虚线表示栅极布线764的透视状态。
元件侧半导体器件252与图2的元件侧半导体器件200的不同在于元件侧连接部100。图2的元件侧半导体器件200的元件侧连接部100不到达半导体衬底40，但是元件侧半导体器件252的元件侧连接部780a到达半导体衬底771。由此，与只有接触侧连接部到达半导体衬底的实施方式相比，本实施方式的单位单元的导通电阻降低。而且，由于制造工序的偏差漂移层775在局部形成横向狭小部分，即使在元件侧半导体器件252的耐压降低的情形，元件侧连接部780a也能够比较容易地向半导体衬底771流动电荷。
而且，漏电极784和源电极785是主电极度。形成短路电极782，以使源极区774和连接部780a短路。
图30是沿图28的线B-B’的布线侧半导体器件352的剖面图。通过上述，为了减小栅极-漏极间的寄生电容，沿栅极布线764除去栅极布线764上方的漏电极784。
而且，在栅电极777a之下形成布线绝缘膜786。在栅电极777a之下形成布线侧连接部780b。布线侧连接部780b在栅极布线764和栅电极777a的下方沿栅极布线764和栅电极777a延伸。即，布线侧连接部780b与元件侧连接部780a基本垂直。由此，可以无浪费地有效使用半导体衬底的表面区域。使半导体器件进一步小型化。再有，也可以形成深度相同的元件侧连接部780a和布线侧连接部780b。因此，可以在同一制造工序形成元件侧连接部780a和布线侧连接部780b。从而，本实施方式比其他实施方式更容易制造。
形成厚度比栅绝缘膜776更厚的布线绝缘膜786。栅绝缘膜776的膜厚约为30nm，相反，布线绝缘膜786的膜厚约为100nm到300nm。由于布线绝缘膜786比栅绝缘膜776更厚，所以栅电极777a和布线侧连接部780b之间的寄生电容减小。由此，使得半导体器件的栅-源间的寄生电容降低。
漂移层775构成为LDD(轻掺杂漏)结构。漂移层775用做电场缓冲部775。因此，元件侧半导体器件252的耐压基本由漂移层775的横向长度决定。漂移层775的横向长度约为1μm时，元件侧半导体器件252的耐压约为30V到40V。
通过n型杂质例如磷(P)或砷(As)的离子注入，形成漂移层775。向漂移层775注入的杂质量约为2×1012到4×1012m-2。在图29所示剖面中，以栅电极777b作为掩模，自对准地形成漂移层775的端部。
而且，漂移层775的深度约为0.1μm到0.2μm，形成得比较浅。因此，漂移层775与栅电极777b对置的面积小，所以漏-栅间的电容小。因此，通过采用LDD结构，本实施方式的半导体器件的转换速度快，转换损耗小。
接合部778与接触栓塞789之间必须是欧姆接合。因此，接合部778表面的n型杂质浓度约为1×1018cm-3以上，最好约为1×1019cm-3以上。
元件侧半导体器件252的耐压也可以在10V以下，此时不形成漂移层775，以栅电极777b作为掩模，自对准地形成n+型接合部778。
短路电极782和漏电极784之间的层间绝缘膜783的厚度在1μm以上。由此，在短路电极782和漏电极784之间产生的寄生的漏-源间寄生电容得以减小。但是，短路电极782和漏电极784之间的层间绝缘膜783过厚时，接触孔788的高宽比过大。由此使接触孔788中的漏电极784的埋置特性恶化，漏电极784的电阻值增大。漏电极784的电阻值增大，使得元件侧半导体器件252的导通电阻增大。因此，短路电极782和漏电极784之间的层间绝缘膜783的膜厚存在上限。
漏电极784的厚度在4μm以上，最好在6μm以上。半导体衬主底771的厚度薄至100μm以下。由此降低元件侧半导体器件252的导通电阻。
元件侧半导体器件252的沟道区形成为不仅包含p-型外延层772，而且包含p型本体区773。通过离子注入p型杂质(例如硼)并且热扩散，形成本体区773。在形成栅电极777的工序之前的工序中形成本体区773。此时，在后形成的栅电极777b之下的部分之中，仅在源极层774侧的一半左右注入杂质，在漏极层侧的一半左右不注入离子。由此，使得p型杂质浓度向沟道区的漏极侧端(漂移层775的端部)顺序降低。因此，在元件侧半导体器件252中，从本体区773和漂移层775之间延伸的耗尽层，不仅伸进漂移层775，而且伸进本体区773。
另一方面，沟道区的漏极侧端(漂移层775的端部)附近的p型杂质浓度比较高时，n型漂移层775的端部的浓度降低。由此，使得元件侧半导体器件252的导通电阻增大。
在元件侧半导体器件252中，从漏电极781到短路电极782之间，由漏极层775、778、本体区773和源极层774形成npn双极晶体管。如果在该双极晶体管上施加电压，如上所述，则耗尽层比漂移层775的横向宽度仅伸长d1。
图30所示布线侧半导体器件352中，连接部780b和漂移层775在半导体衬底771与漏极区778之间构成寄生二极管。如果在此寄生二极管上施加电压，则耗尽层仅伸长漂移层775的横向宽度d2。
由于宽度d2比宽度d1窄，所以布线侧半导体器件352中的寄生二极管的耐压比元件侧半导体器件252中的双极晶体管的耐压要低。因此，在L负载转换时等大电压施加在半导体器件时，布线侧半导体器件352中的寄生二极管雪崩击穿。因此，该寄生二极管的耐压以上的电压不施加在元件侧半导体器件252上。结果，本实施方式的半导体器件中形成的元件，即元件侧半导体器件252不会被大电压破坏。
图31是第八实施方式的半导体器件的放大平面图。本实施方式的半导体器件与第七实施方式的半导体器件不同之处在于，漏电极784还形成在栅极布线764上方。
图32是本发明的第八实施方式的布线侧半导体器件354的剖面图。与第七实施方式的图28和图30所示布线侧半导体器件相比，在栅极布线764上方形成漏电极784。由此，由于漏电极784的电阻值低，所以与第七实施方式的半导体器件的导通电阻相比，本实施方式的半导体器件的导通电阻低。而且，本实施方式的元件侧半导体器件的其余结构与第七实施方式的元件侧半导体器件相同，所以省略了说明。
图33是本发明的第九实施方式的布线侧半导体器件356的剖面图。本实施方式与第七实施方式的不同之处在于，在栅极布线764的上方也形成漏电极784，以及布线绝缘膜786的膜厚与元件侧半导体器件的栅极绝缘膜776的膜厚基本相同。
通过在栅极布线764的上方也形成漏电极784，与第七实施方式的半导体器件的导通电阻相比，本实施方式的半导体器件的导通电阻较低。而且，通过使布线绝缘膜786的膜厚与栅极绝缘膜776的膜厚基本相同，可以在同一工序中制造布线侧半导体器件356的布线绝缘膜786和元件侧半导体器件的栅极绝缘膜776。而且，本实施方式的元件侧半导体器件的结构与第七实施方式的元件侧半导体器件相同，所以省略了说明。
图34是本发明第十实施方式的半导体器件的放大平面图。根据图28所示第七实施方式，源极扩散层774形成为梳型的形状，仅有突出部774A与短路电极782接触。
但是，根据本实施方式，在半导体衬底表面的纵向形成源极扩散层774，在其纵向一边的全部与短路电极782接触。由此，本实施方式的半导体器件的导通电阻比第七实施方式的半导体器件的导通电阻低。而且，元件侧半导体器件和布线侧半导体器件各自的剖面图与第七实施方式的半导体器件的剖面图、即图29和图30相同，所以省略了说明。
图35是本发明的第十一实施方式的半导体器件的放大平面图。与图28所示的第七实施方式相比，不同之处在于栅电极777a和栅极布线764的数量少。在第七实施方式中，栅电极777a和栅极布线764全都形成在布线侧半导体器件的上侧(参见图30)。但是，在本实施方式中，栅电极777a和栅极布线764多数不形成在布线侧半导体器件的上侧。(不形成栅电极777a和栅极布线764，为了方便也称为布线侧半导体器件)。本实施方式的栅极布线764是由与键合焊盘762以及栅极连接图形763为同一层的金属形成的图形，连续连接。因此，不使用第七实施方式的支柱765。
而且，与第七实施方式相同地，由与短路电极782和漏电极781为同一层的金属形成栅极布线765。
也可以通过支柱765与栅极连接图形763连接。
图36是图35所示MOSFET芯片的虚线部分S的放大平面透视图。图36中，展示了不形成栅电极777a和栅极布线764的部分。栅电极777b在与栅极布线764基本垂直的方向连续延伸。栅电极777由金属或金属硅化物等低电阻材料构成。而且，无论哪个栅电极777b都与图35所示的栅极布线764和栅电极777a连接。栅电极777a和栅极布线764多数不形成在布线侧半导体器件的上侧，但是由于栅电极777b由低电阻材料构成，所以从栅电极777b到键合焊盘762的电阻充分地低。例如也可以在第一端仅有两个栅电极777a和栅极布线764。
另一方面，在布线侧半导体器件的下侧，与第七实施方式同样地形成连接部780b(参见图37)。由此，可以保护元件侧半导体器件。
图37是沿图36中的线C-C的布线侧半导体器件358的剖面图。布线侧半导体器件358没有栅极布线764和栅电极777a。所以，不必考虑栅-漏间的寄生电容。因此，如图30所示布线侧半导体器件352那样，不必除去连接部780上的漏电极784。
而且，根据本实施方式，由于不必考虑栅电极777a和连接部780b的接触和寄生电容，所以无需布线绝缘膜786。
本实施方式中的栅电极777由金属硅化物形成时，短路电极782和漏电极781也由同样的金属硅化物形成，电极层的数量可以减少一层。
图38是取代图29所示元件侧半导体器件252中的连接部780，而使用金属栓塞782的元件侧半导体器件260的剖面图。金属栓塞782从外延层772的表面到达半导体衬底771。
图39是取代图30所示布线侧半导体器件352中的连接部780，而使用金属栓塞782的布线侧半导体器件360的剖面图。金属栓塞782从外延层772的表面到达半导体衬底771。
如图38和图39所示，通过使用金属栓塞782取代连接部780，使半导体器件的导通电阻降低。而且，由于金属栓塞可以形成得比扩散层的宽度更窄，所以使用金属栓塞能够使半导体器件微小化。
元件侧半导体器件260也可以与布线侧半导体器件360组合构成半导体器件，但是例如也可以与布线侧半导体器件352、354、356或358组合。
另一方面，布线侧半导体器件360例如也可以与元件侧半导体器件252组合构成半导体器件。
图40是本发明的第十二实施方式的半导体器件的部分放大平面示意图。与第一实施方式的接触侧半导体器件300(参见图3)相比，不同之处在于本实施方式的接触侧半导体器件362中不形成源极层80。本实施方式的元件侧半导体器件与图2所示元件侧半导体器件200相同。
图41是本实施方式的接触侧半导体器件362的剖面图。根据本实施方式，由元件侧半导体器件200和接触侧半导体器件362组合而形成的半导体器件，也可以获得与第一实施方式相同的效果。

Claims (24)

1.一种半导体器件，包括：
半导体衬底；
设置在半导体衬底表面上的半导体表层，其电阻大于所述半导体衬底；
形成在栅极绝缘膜上的栅电极，所述栅极绝缘膜形成在所述半导体表层的表面上；
第一导电型的漏极层，选择性地形成在所述栅电极一侧的所述半导体表层上；
与所述漏极层连接的漏电极；
第一导电型的源极层，选择性地形成在所述栅电极另一侧的半导体表层上；
选择性地形成在所述半导体表层上的元件侧连接部，该元件侧连接部设置在形成半导体元件的有源区中；
选择性地形成在所述半导体表层的接触侧连接部，其电阻小于所述半导体表层，向所述半导体衬底延伸的深度比所述元件侧连接部更深，该接触侧连接部分设置在不形成半导体元件的无源区内；
第一源电极，连接所述源极层、所述元件侧连接部和所述接触侧连接部；以及
背面电极，设置在所述半导体衬底的背面、与所述半导体衬底连接。
2.根据权利要求1的半导体器件，其中，
所述背面电极为第二源电极，以及
所述接触侧连接部到达所述半导体衬底。
3.一种半导体器件，包括：
半导体衬底；
设置在半导体衬底表面上的半导体表层，其电阻大于所述半导体衬底；
形成在栅极绝缘膜上的栅电极，所述栅极绝缘膜形成在所述半导体表层的表面上；
第一导电型的漏极层，选择性地形成在所述栅电极一侧的所述半导体表层上；
与所述漏极层连接的漏电极；
第一导电型的源极层，选择性地形成在所述栅电极另一侧的半导体表层上；
选择性地形成在所述半导体表层上的元件侧连接部，该元件侧连接部设置在形成半导体元件的有源区中；
选择性地形成在所述半导体表层的接触侧连接部，其电阻小于所述半导体表层，向所述半导体衬底延伸的深度比所述元件侧连接部更深，该接触侧连接部分设置在不形成半导体元件的无源区内；
第一源电极，连接所述源极层、所述元件侧连接部和所述接触侧连接部；以及
背面电极，设置在所述半导体衬底的背面、与所述半导体衬底连接；
其中，所述背面电极为第二源电极，以及
所述接触侧连接部到达所述半导体衬底；
所述元件侧连接部和所述接触侧连接部由与第一导电型的相反的第二导电型扩散层形成。
4.根据权利要求2的半导体器件，其中，
所述元件侧连接部或所述接触侧连接部中的至少一个为金属栓塞。
5.根据权利要求3的半导体器件，其中，
一个或多个所述元件侧连接部成一直线地形成，
所述接触侧连接部插入在所述元件侧连接部之间，或者与所述元件侧连接部重叠地形成，
在与所述直线方向垂直剖面中，所述接触侧连接部比所述元件侧连接部更宽、更深。
6.一种半导体器件，包括：
半导体衬底；
设置在半导体衬底表面上的半导体表层，其电阻大于所述半导体衬底；
形成在栅极绝缘膜上的栅电极，所述栅极绝缘膜形成在所述半导体表层的表面上；
第一导电型的漏极层，选择性地形成在所述栅电极一侧的所述半导体表层上；
与所述漏极层连接的漏电极；
第一导电型的源极层，选择性地形成在所述栅电极另一侧的半导体表层上；
选择性地形成在所述半导体表层上的元件侧连接部，该元件侧连接部设置在形成半导体元件的有源区中；
选择性地形成在所述半导体表层的接触侧连接部，其电阻小于所述半导体表层，向所述半导体衬底延伸的深度比所述元件侧连接部更深，该接触侧连接部分设置在不形成半导体元件的无源区内；
第一源电极，连接所述源极层、所述元件侧连接部和所述接触侧连接部；以及
背面电极，设置在所述半导体衬底的背面、与所述半导体衬底连接；
其中，包括所述元件侧连接部的元件侧半导体器件在从所述漏电极到所述第一源电极之间，具有第一双极晶体管，该第一双极晶体管由所述漏极层、所述源极层和该漏极层和源极层之间的沟道部形成；
包括所述接触侧连接部的接触侧半导体器件在从所述漏电极到所述第一源电极之间，具有由所述漏极层、所述沟道部、所述接触侧连接部和所述源极层形成的第二双极晶体管，以及
所述第二双极晶体管中的所述漏电极和所述第一源电极之间的耐压与所述第一双极晶体管中的所述漏电极和所述第一源电极之间的耐压基本相同或者更小。
7.一种半导体器件，包括：
半导体衬底；
设置在半导体衬底表面上的半导体表层，其电阻大于所述半导体衬底；
形成在栅极绝缘膜上的栅电极，所述栅极绝缘膜形成在所述半导体表层的表面上；
第一导电型的漏极层，选择性地形成在所述栅电极一侧的所述半导体表层上；
与所述漏极层连接的漏电极；
第一导电型的源极层，选择性地形成在所述栅电极另一侧的半导体表层上；
选择性地形成在所述半导体表层上的元件侧连接部，该元件侧连接部设置在形成半导体元件的有源区中；
选择性地形成在所述半导体表层的接触侧连接部，其电阻小于所述半导体表层，向所述半导体衬底延伸的深度比所述元件侧连接部更深，该接触侧连接部分设置在不形成半导体元件的无源区内；
第一源电极，连接所述源极层、所述元件侧连接部和所述接触侧连接部；以及
背面电极，设置在所述半导体衬底的背面、与所述半导体衬底连接；
其中，包括所述元件侧连接部的元件侧半导体器件在从所述漏电极到所述第一源电极之间，具有双极晶体管，该双极晶体管由所述漏极层、所述源极层和该漏极层和源极层之间的沟道部形成；
包括所述接触侧连接部的接触侧半导体器件在从所述漏电极到所述第一源电极之间不存在所述源极层，而具有由所述漏极层和所述沟道部形成的二极管，以及
所述二极管中的所述漏电极和所述第一源电极之间的耐压与所述双极晶体管中的所述漏电极和所述第一源电极之间的耐压基本相同或者更小。
8.根据权利要求6的半导体器件，其中，
所述漏极层具有电阻较低的高浓度层，和在该高浓度层周围形成的电阻比较高的电场缓冲部，以及
所述电场缓冲部在所述接触侧半导体器件中从所述高浓度层朝向所述沟道部方向的宽度小于在所述电场缓冲部在所述元件侧半导体器件中从所述高浓度层朝向所述沟道部方向的宽度。
9.根据权利要求7的半导体器件，其中，
所述漏极层具有电阻较低的高浓度层，和在该高浓度层周围形成的电阻比较高的电场缓冲部，以及
所述电场缓冲部在所述接触侧半导体器件中从所述高浓度层朝向所述沟道部方向的宽度小于所述电场缓冲部在所述元件侧半导体器件中从所述高浓度层朝向所述沟道部方向的宽度。
10.一种半导体器件，包括：
半导体衬底；
设置在半导体衬底表面上的半导体表层，其电阻大于所述半导体衬底；
形成在栅极绝缘膜上的栅电极，所述栅极绝缘膜形成在所述半导体表层的表面上；
第一导电型的漏极层，选择性地形成在所述栅电极一侧的所述半导体表层上；
与所述漏极层连接的漏电极；
第一导电型的源极层，选择性地形成在所述栅电极另一侧的半导体表层上；
选择性地形成在所述半导体表层上的元件侧连接部，该元件侧连接部设置在形成半导体元件的有源区中；
选择性地形成在所述半导体表层的接触侧连接部，其电阻小于所述半导体表层，向所述半导体衬底延伸的深度比所述元件侧连接部更深，该接触侧连接部分设置在不形成半导体元件的无源区内；
第一源电极，连接所述源极层、所述元件侧连接部和所述接触侧连接部；以及
背面电极，设置在所述半导体衬底的背面、与所述半导体衬底连接；
其中，所述栅电极形成在所述元件侧半导体器件中，而不形成在所述接触侧半导体器件中。
11.一种半导体器件，包括：
半导体衬底；
设置在半导体衬底表面上的半导体表层，其电阻大于所述半导体衬底；
形成在栅极绝缘膜上的栅电极，所述栅极绝缘膜形成在所述半导体表层的表面上；
第一导电型的漏极层，选择性地形成在所述栅电极一侧的所述半导体表层上；
与所述漏极层连接的漏电极；
第一导电型的源极层，选择性地形成在所述栅电极另一侧的半导体表层上；
围绕所述源极层形成的第二导电型的基极层；
从所述漏极层向所述基极层横向延伸的第一导电型的第一电场缓冲部，该第一电场缓冲部设置在其上形成有元件的有源区中；
从所述漏极层向所述基极层横向延伸的第一导电型的第2电场缓冲部，该第二电场缓冲部设置在其上不形成元件的无源区内，其横向的宽度比所述第一电场缓冲部狭；
连接所述源极层和所述基极层的第一源电极；
金属栓塞，从所述漏极层穿过所述半导体层延伸到所述半导体衬底，连接在所述漏极层和所述半导体衬底之间，以及
背面电极，设置在所述半导体衬底的背面、与所述半导体衬底连接，该背面电极起漏电极的作用，
其中，所述半导体衬底是第一导电型，
所述背面电极是所述漏电极，且
所述第一源电极与所述半导体衬底的表面连接，
其中，所述半导体器件具有金属栓塞，该金属栓塞从所述漏极层贯穿所述半导体表层到达所述半导体衬底，与所述漏极层和所述半导体衬底连接。
12.一种半导体器件，包括：
半导体衬底；
设置在半导体衬底表面上的半导体表层，其电阻大于所述半导体衬底；
形成在栅极绝缘膜上的栅电极，所述栅极绝缘膜形成在所述半导体表层的表面上；
第一导电型的漏极层，选择性地形成在所述栅电极一侧的所述半导体表层上；
与所述漏极层连接的漏电极；
第一导电型的源极层，选择性地形成在所述栅电极另一侧的半导体表层上；
选择性地形成在所述半导体表层上的元件侧连接部，该元件侧连接部设置在形成半导体元件的有源区中；
选择性地形成在所述半导体表层的接触侧连接部，其电阻小于所述半导体表层，向所述半导体衬底延伸的深度比所述元件侧连接部更深，该接触侧连接部分设置在不形成半导体元件的无源区内；
第一源电极，连接所述源极层、所述元件侧连接部和所述接触侧连接部；以及
背面电极，设置在所述半导体衬底的背面、与所述半导体衬底连接；
其中，设置有多个元件单元，分别包含所述栅电极、所述漏极层、所述源极层、所述元件侧连接部、所述接触侧连接部、所述源电极和所述漏电极，且彼此相邻的所述元件单元共同占有所述源电极或所述漏电极其中之一。
13.根据权利要求12的半导体器件，其中，
所述元件单元具有由多个所述元件侧连接部和多个所述接触侧连接部，交替彼此相邻地对准连接成直线的连接列，和由所述漏极层的直线状配置构成的漏极列，
彼此相邻的所述连接列基本平行，以及
所述漏极列在彼此相邻的所述连接列之间与该连接列基本平行地延伸。
14.根据权利要求12的半导体器件，其中，各个所述元件单元如此构成：
一个或多个所述元件侧连接部沿一直线延伸设置，
所述漏极层在与所述元件侧连接部的所述直线方向平行的方向上延伸，以及
所述接触侧连接部在与所述直线方向垂直的方向上延伸，并与所述元件侧连接部接触。
15.一种半导体器件，包括：
半导体衬底；
设置在半导体衬底表面上的半导体表层，其电阻大于所述半导体衬底；
形成在栅极绝缘膜上的栅电极，所述栅极绝缘膜形成在所述半导体表层的表面上；
第一导电型的漏极层，选择性地形成在所述栅电极一侧的所述半导体表层上；
与所述漏极层连接的漏电极；
第一导电型的源极层，选择性地形成在所述栅电极另一侧的半导体表层上；
选择性地形成在所述半导体表层上的元件侧连接部，该元件侧连接部设置在形成半导体元件的有源区中；
选择性地形成在所述半导体表层的接触侧连接部，其电阻小于所述半导体表层，向所述半导体衬底延伸的深度比所述元件侧连接部更深，该接触侧连接部分设置在不形成半导体元件的无源区内；
第一源电极，连接所述源极层、所述元件侧连接部和所述接触侧连接部；以及
背面电极，设置在所述半导体衬底的背面、与所述半导体衬底连接；
其中，所述元件侧连接部和所述接触侧连接部形成为一体。
16.一种半导体器件，包括：
半导体衬底；
设置在半导体衬底表面上的半导体表层，其电阻大于所述半导体衬底；
形成在栅极绝缘膜上的栅电极，所述栅极绝缘膜形成在所述半导体表层的表面上；
第一导电型的漏极层，选择性地形成在所述栅电极一侧的所述半导体表层上；
与所述漏极层连接的漏电极；
第一导电型的源极层，选择性地形成在所述栅电极另一侧的半导体表层上；
选择性地形成在所述半导体表层上的元件侧连接部，该元件侧连接部设置在形成半导体元件的有源区中；
选择性地形成在所述半导体表层的接触侧连接部，其电阻小于所述半导体表层，向所述半导体衬底延伸的深度比所述元件侧连接部更深，该接触侧连接部分设置在不形成半导体元件的无源区内；
第一源电极，连接所述源极层、所述元件侧连接部和所述接触侧连接部；以及
背面电极，设置在所述半导体衬底的背面、与所述半导体衬底连接；
其中，包括所述元件侧连接部的元件侧半导体器件具有由所述漏极层、所述沟道部和所述源极层构成的双极晶体管，
包括所述接触侧连接部的接触侧半导体器件在从所述漏电极到所述第一源电极之间，不存在所述源极层，而具有由所述漏极层和所述接触侧连接部或者与其相邻的、与第一导电型相反的第二导电型的半导体区形成的二极管，以及
所述二极管中的所述漏电极和所述第一源电极之间的耐压与所述双极晶体管中的所述漏电极和所述第一源电极之间的耐压基本相同或者更小。
17.一种半导体器件，包括：
半导体衬底；
形成在所述半导体衬底表面上的半导体表层，其电阻大于所述半导体衬底；
形成在栅极绝缘膜上的栅电极，所述栅极绝缘膜形成在所述半导体表层的表面上；
第一导电型的漏极层，选择性地形成在所述栅电极一侧的所述半导体表层上；
与所述漏极层连接的漏电极；
第一导电型源极层，选择性地形成在所述栅电极另一侧的所述半导体表层上；
与所述源极层连接的、与第一导电型相反的第二导电型的第一半导体区，电阻小于所述半导体表层，且选择性地形成在所述半导体表层上，到达所述半导体衬底；
电阻小于所述半导体表层的第二导电型的第二半导体区，选择性地形成在所述半导体表层上，到达所述半导体衬底，且不与所述源极层连接；
与所述源极层和第一半导体区连接的短路电极；
源电极，形成在所述半导体衬底背面与该半导体衬底连接；
双极晶体管，设置在从所述漏电极到所述短路电极之间，由所述漏极层、所述源极层以及该漏极层和该源极层之间的沟道部形成，以及
二极管，设置在从所述漏电极到所述第二半导体区之间，由所述漏极层和所述第二半导体区形成，
所述二极管的所述漏极层与所述第二半导体区之间的耐压小于等于所述双极晶体管的所述漏电极与所述源极层之间的耐压。
18.根据权利要求17的半导体器件，其中，
所述第一半导体区在沿所述源极层的方向上延伸，以及
所述第二半导体区与所述方向基本垂直。
19.根据权利要求18的半导体器件，其中，
所述第二半导体区在与所述栅电极连接的栅极布线下方，沿该栅极布线延伸。
20.根据权利要求19的半导体器件，其中，
在所述栅极布线与所述第二半导体区之间还包括布线绝缘膜，所述布线绝缘膜比所述栅极绝缘膜厚。
21.根据权利要求19的半导体器件，其中，
在所述栅极布线上方不存在所述漏电极。
22.根据权利要求17的半导体器件，其中，
所述源极层形成为在与所述半导体衬底的主面平行的平面上具有突出部的梳型形状，
该突出部与所述短路电极连接。
23.根据权利要求17的半导体器件，其中，
所述漏极层、所述源极层、所述栅电极、所述漏电极、所述源电极和所述短路电极中至少一个，在与所述半导体衬底表面平行的平面内具有圆角。
24.根据权利要求17的半导体器件，其中，
所述第一半导体区和所述第二半导体区在同一工序中同时形成。
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2826183A1 (fr) * 2001-06-15 2002-12-20 St Microelectronics Sa Transistor mos de puissance lateral
JP4825688B2 (ja) * 2002-09-11 2011-11-30 株式会社東芝 半導体装置の製造方法
JP2004303883A (ja) * 2003-03-31 2004-10-28 Renesas Technology Corp 半導体装置および半導体装置の製造方法
JP2005039115A (ja) * 2003-07-17 2005-02-10 Sanyo Electric Co Ltd 半導体装置
TWI361490B (en) * 2003-09-05 2012-04-01 Renesas Electronics Corp A semiconductor device and a method of manufacturing the same
US7851872B2 (en) 2003-10-22 2010-12-14 Marvell World Trade Ltd. Efficient transistor structure
US7960833B2 (en) 2003-10-22 2011-06-14 Marvell World Trade Ltd. Integrated circuits and interconnect structure for integrated circuits
US7091565B2 (en) * 2003-10-22 2006-08-15 Marvell World Trade Ltd. Efficient transistor structure
US7026204B2 (en) * 2004-03-24 2006-04-11 Freescale Semiconductor, Inc. Transistor with reduced gate-to-source capacitance and method therefor
JP2005332886A (ja) * 2004-05-18 2005-12-02 Toshiba Corp 半導体装置
JP4751035B2 (ja) 2004-06-09 2011-08-17 株式会社東芝 半導体集積回路及び昇圧回路
JP2006245391A (ja) * 2005-03-04 2006-09-14 Toshiba Corp 半導体装置
US7439557B2 (en) 2005-03-29 2008-10-21 Coldwatt, Inc. Semiconductor device having a lateral channel and contacts on opposing surfaces thereof
US7439556B2 (en) 2005-03-29 2008-10-21 Coldwatt, Inc. Substrate driven field-effect transistor
US7675090B2 (en) 2005-05-13 2010-03-09 Flextronics International Usa, Inc. Semiconductor device having a contact on a buffer layer thereof and method of forming the same
US7339208B2 (en) 2005-05-13 2008-03-04 Coldwatt, Inc. Semiconductor device having multiple lateral channels and method of forming the same
US7470958B2 (en) * 2005-07-28 2008-12-30 Panasonic Corporation Semiconductor device
JP2007049061A (ja) * 2005-08-12 2007-02-22 Toshiba Corp 半導体装置
US7285807B2 (en) 2005-08-25 2007-10-23 Coldwatt, Inc. Semiconductor device having substrate-driven field-effect transistor and Schottky diode and method of forming the same
US7564074B2 (en) 2005-08-25 2009-07-21 Flextronics International Usa, Inc. Semiconductor device including a lateral field-effect transistor and Schottky diode
US7462891B2 (en) 2005-09-27 2008-12-09 Coldwatt, Inc. Semiconductor device having an interconnect with sloped walls and method of forming the same
JP5042492B2 (ja) * 2005-12-19 2012-10-03 ルネサスエレクトロニクス株式会社 半導体装置
US7541640B2 (en) 2006-06-21 2009-06-02 Flextronics International Usa, Inc. Vertical field-effect transistor and method of forming the same
US7663183B2 (en) 2006-06-21 2010-02-16 Flextronics International Usa, Inc. Vertical field-effect transistor and method of forming the same
US8415737B2 (en) 2006-06-21 2013-04-09 Flextronics International Usa, Inc. Semiconductor device with a pillar region and method of forming the same
JP2008270367A (ja) * 2007-04-17 2008-11-06 Denso Corp 半導体装置
JP4930904B2 (ja) * 2007-09-07 2012-05-16 サンケン電気株式会社 電気回路のスイッチング装置
EP2232560A4 (en) * 2008-01-14 2012-05-02 Volterra Semiconductor Corp POWER TRANSISTOR HAVING A PROTECTED CHANNEL
US8114750B2 (en) 2008-04-17 2012-02-14 International Business Machines Corporation Lateral diffusion field effect transistor with drain region self-aligned to gate electrode
US10205017B2 (en) * 2009-06-17 2019-02-12 Alpha And Omega Semiconductor Incorporated Bottom source NMOS triggered Zener clamp for configuring an ultra-low voltage transient voltage suppressor (TVS)
US8436428B2 (en) * 2009-12-28 2013-05-07 Stmicroelectronics S.R.L. Integrated common source power MOSFET device, and manufacturing process thereof
US8518764B2 (en) * 2011-10-24 2013-08-27 Freescale Semiconductor, Inc. Semiconductor structure having a through substrate via (TSV) and method for forming
CN103946982B (zh) * 2011-11-22 2017-08-08 松下知识产权经营株式会社 固体摄像装置
JP5343141B2 (ja) * 2012-02-20 2013-11-13 株式会社東芝 半導体装置
US8999782B2 (en) * 2013-03-11 2015-04-07 Semiconductor Components Industries, Llc Process of forming an electronic device including a vertical conductive structure
JP6219140B2 (ja) * 2013-11-22 2017-10-25 ルネサスエレクトロニクス株式会社 半導体装置
CN105336774B (zh) * 2014-06-30 2019-02-19 北大方正集团有限公司 垂直双扩散场效应晶体管及其制作方法
CN104600120B (zh) * 2015-01-15 2017-11-14 东南大学 一种p型射频横向双扩散金属氧化物半导体器件
JP6935351B2 (ja) * 2018-03-20 2021-09-15 株式会社東芝 半導体装置
CN109244141A (zh) * 2018-09-29 2019-01-18 深圳市心版图科技有限公司 一种半导体器件及其制备方法
US11791388B2 (en) * 2020-02-27 2023-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Source leakage current suppression by source surrounding gate structure
US20210359124A1 (en) * 2020-05-12 2021-11-18 Monolithic Power Systems, Inc. Schottky contact region for hole injection suppression
KR20220004845A (ko) * 2020-07-02 2022-01-12 삼성디스플레이 주식회사 표시 장치
KR102421768B1 (ko) * 2020-10-07 2022-07-18 (주)스피드랙 조립식 선반의 연결부 고정장치

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3185441B2 (ja) * 1993-02-04 2001-07-09 株式会社日立製作所 高周波高出力電界効果トランジスタ
JP3015679B2 (ja) * 1993-09-01 2000-03-06 株式会社東芝 半導体装置およびその製造方法
US5750416A (en) * 1995-04-07 1998-05-12 Siliconix Incorporated Method of forming a lateral field effect transistor having reduced drain-to-source on-resistance
JP3114592B2 (ja) 1995-11-15 2000-12-04 株式会社デンソー 半導体装置およびその製造方法
US5841166A (en) 1996-09-10 1998-11-24 Spectrian, Inc. Lateral DMOS transistor for RF/microwave applications
US5981983A (en) * 1996-09-18 1999-11-09 Kabushiki Kaisha Toshiba High voltage semiconductor device
US5869875A (en) 1997-06-10 1999-02-09 Spectrian Lateral diffused MOS transistor with trench source contact
KR19990069530A (ko) * 1998-02-10 1999-09-06 김덕중 향상된 애벌런치 특성을 갖는 전력 반도체장치 및 그 제조방법
DE19828494B4 (de) * 1998-06-26 2005-07-07 Robert Bosch Gmbh MOSFET-Bauelement mit Schutzvorrichtung gegen Durchschalten eines parasitären Transistors
KR100297705B1 (ko) 1999-03-29 2001-10-29 김덕중 낮은 온저항과 높은 항복전압을 갖는 전력용 반도체소자
JP2001015741A (ja) * 1999-06-30 2001-01-19 Toshiba Corp 電界効果トランジスタ
JP2001094094A (ja) 1999-09-21 2001-04-06 Hitachi Ltd 半導体装置およびその製造方法
US6222233B1 (en) * 1999-10-04 2001-04-24 Xemod, Inc. Lateral RF MOS device with improved drain structure
US6372557B1 (en) * 2000-04-19 2002-04-16 Polyfet Rf Devices, Inc. Method of manufacturing a lateral fet having source contact to substrate with low resistance

Also Published As

Publication number Publication date
JP4070485B2 (ja) 2008-04-02
EP1256985A2 (en) 2002-11-13
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US7067876B2 (en) 2006-06-27

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