CN1309093C - 半导体器件 - Google Patents

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Abstract

本发明提供一种具有优良逆恢复特性的半导体器件，其具备：基极层，具有第1主表面和与第1主表面相对的第2主表面，由第1导电型半导体构成；第1主电极层，在第1主表面与基极层连接；控制区，贯通第1主电极层，布置在达到基极层内的槽的内部；第2主电极层，在第2主表面与基极层连接，由第1导电型半导体构成。

Description

半导体器件
技术领域
本发明涉及半导体器件，特别涉及在p型半导体区和n型半导体区之间有低杂质浓度半导体区的pin构造的半导体器件。
背景技术
一直以来，电力半导体器件一般使用pin二极管。如图33所示，pin二极管具备：n-型基极层101、与n-型基极层101的一个主表面连接的p型发射区103、与相对的另一个主表面连接的n+型发射区107、与p型发射区103连接的阳极电极108、以及与n+型发射区107连接的阴极电极109。
在阳极电极108上相对阴极109加正电压。从p型发射区103向n-型基极层101注入空穴，电子相应于空穴的注入量从n+型发射区107注入n-型基极层101。空穴和电子(以下称作“载流子”)积蓄在n-型基极层101上，n-型基极层101的电阻值变低。二极管变成导电状态，电流从阳极电极108流向阴极电流109。
如果使导通状态下的施加电压反转，则积蓄在n-型基极层101中的载流子排出，耗尽层从n-型基极层101和p型发射区103之间的pn结开始扩大。其结果，二极管变成反向截止状态。
现有的pin二极管还有具备在n-型基极层101和p型发射区103之间配置的n型或n-型半导体区，且实现逆恢复时的软恢复(softrecovery)特性的二极管。(例如参照专利文献1：日本特开平7-273354号公报第2～3页和图1、以及专利文献2：日本特开2000-323488号公报第5页和图1)。
其它现有的pin二极管还有进一步具备埋入至n-型基极层101的控制电极，提高载流子注入效率，降低通电状态的顺方向电压的二极管(例如参照专利文献3：日本特开平9-139510号公报第12～14页和图1、以及日本特开平10-163469号公报第3～4页和图1)。
由于开关频率伴随近年来的逆变器(inverter)等的效率提高而上升，所以要求降低二极管的逆恢复损耗。为了降低逆恢复损耗，需要降低通电状态下n-型基极层101中积蓄的载流子量。为了降低载流子量，可以降低p型发射区103的杂质浓度。但是，为了抑制p型发射区103和阳极电极108之间的接触电阻，不能降低p型发射区103的接触面的杂质浓度。因此，p型发射区103的杂质浓度的减低是有限度的，二极管的逆恢复损耗的减低也是有限度的。
另外，如果降低了p型发射区103的杂质浓度，则低电流驱动时，n-型基极层101中积蓄的载流子减少。因此，在逆恢复时，耗尽层快速扩大，电压的上升率变高。该高的电压上升率是导致负载的绝缘耐压劣化的原因。
发明内容
本发明是为了解决上述现有技术中的问题而提出来的，其目的在于，提供一种具有优良逆恢复特性的半导体器件。
本发明的半导体器件，其特征在于，具备：基极层，具有第1主表面和与第1主表面相对的第2主表面，由第1导电型半导体形成；第1主电极层，在基极层的第1主表面与基极层连接，具备与上述第1主表面相接的阻挡层；控制区，布置在贯通第1主电极层且到达基极层内的槽的内部；第2主电极层，在基极层的第2主表面与基极层连接，由第1导电型半导体构成。
所述的半导体器件，其特征在于，上述第1主电极层具备第1主电极区，第1主电极区选择性布置在上述阻挡层内，由第2导电型半导体构成，阻挡层由杂质浓度高于上述基极层的第1导电型半导体构成。
所述的半导体器件，其特征在于，还具备与上述第1主电极区连接的第1主电极。
所述的半导体器件，其特征在于，上述阻挡层与上述控制区相接，而且与上述第1主电极肖特基连接。
所述的半导体器件，其特征在于，上述阻挡层与上述控制区相接。
所述的半导体器件，其特征在于，上述阻挡层与上述第1主电极肖特基连接。
所述的半导体器件，其特征在于，上述第1主电极区与上述基极层连接。
所述的半导体器件，其特征在于，上述控制区具备：控制绝缘膜，沿着上述槽的侧面及底面布置；及导电体区，布置在上述绝缘膜的内侧。
所述的半导体器件，其特征在于，上述导电体区由多晶硅构成。
所述的半导体器件，其特征在于，上述控制区由绝缘物构成。
所述的半导体器件，其特征在于，上述控制区具备：控制绝缘膜，沿着上述槽的侧面布置；及导电体区，布置在上述绝缘膜的内侧。
所述的半导体器件，其特征在于，上述第1主电极层由第2导电型半导体构成。
所述的半导体器件，其特征在于，上述第1主电极层具备：阻挡层，与上述第1主表面相接，由杂质浓度高于上述基极层的第1导电型半导体构成；及第1主电极区，选择性布置在上述阻挡层内，由第2导电型半导体构成。
所述的半导体器件，其特征在于，上述电阻体区由多晶硅构成。
所述的半导体器件，其特征在于，还具备读出区，布置在上述基极层的内部，由与上述电阻体区连接的第2导电型半导体构成。
所述的半导体器件，其特征在于，还具有与上述电阻体区及上述第1主电极层连接的第1主电极。
附图说明
图1是本发明实施方式1涉及的电力半导体器件整体的剖面图。
图2是扩大图1示出的电力半导体器件的一部分、沿着图3的A-A’截断面的剖面图。
图3是示出省略了阳极电极、与图1所示电力半导体器件的阳极电极相接的平面的一部分的图。
图4(a)和图4(b)是示出图1所示电力半导体器件的制造方法的主要制造工序的工序剖面图。(其1)
图5(a)和图5(b)是示出图1所示电力半导体器件的制造方法的主要制造工序的工序剖面图。(其2)
图6是示出实施方式1的变形例涉及的电力半导体器件的一部分的剖面图。
图7是示出实施方式2涉及的电力半导体器件整体的剖面图。
图8是扩大图1示出的电力半导体器件的一部分、沿着图9的B-B’截断面的剖面图。
图9是示出省略了阳极电极、与图7所示电力半导体器件的阳极电极相接的平面的一部分的图。
图10(a)是示出省略了阳极电极、具有布置成散点状的圆形控制区的电力半导体器件的一部分的平面图。G-G’截断面与图8的截断面向对应。图10(b)是示出省略了阳极电极、具有布置成散点状的圆形控制区的电力半导体器件的一部分的平面图。
图11是沿着图10(b)所示电力半导体器件的H-H’截断面的剖面图。
图12是示出实施方式2的变形例涉及的电力半导体器件的一部分的剖面图。
图13是示出实施方式3涉及的电力半导体器件整体的剖面图。
图14是扩大图13示出的电力半导体器件的一部分、沿着图15的C-C’截断面的剖面图。
图15是示出省略了阳极电极、与图13所示电力半导体器件的阳极电极相接的平面的一部分的图。
图16是示出省略了阳极电极、实施方式3涉及的电力半导体器件的一部分的平面图。
图17(a)是沿着图16所示电力半导体器件的D-D’截断面的剖面图。图17(b)是沿着图16所示电力半导体器件的E-E’截断面的剖面图。
图18是示出实施方式3的变形例1涉及的电力半导体器件的一部分的剖面图。
图19是示出实施方式3的变形例2涉及的电力半导体器件的一部分的剖面图。
图20是示出实施方式3的变形例3涉及的电力半导体器件的一部分的剖面图。
图21是本发明实施方式4涉及的电力半导体器件整体的剖面图。
图22是扩大图21示出的电力半导体器件的一部分、沿着图23的F-F’截断面的剖面图。
图23是示出省略了阳极电极、与图21所示电力半导体器件的阳极电极相接的平面的一部分的图。
图24是示出实施方式4的变形例1涉及的电力半导体器件的一部分的剖面图。
图25是示出实施方式4的变形例2涉及的电力半导体器件的一部分的剖面图。
图26是本发明实施方式5涉及的电力半导体器件整体的剖面图。
图27是扩大图26示出的电力半导体器件的一部分、沿着图28的J-J’截断面的剖面图。
图28是示出省略了阳极电极、与图26所示电力半导体器件的阳极电极相接的平面的一部分的图。
图29是用于说明图26所示电力半导体器件的工作的剖面图，图29(a)表示通电状态的电流量较多的情况，图29(b)表示通电状态的电流量较少的情况。
图30(a)至图30(c)是示出图26所示电力半导体器件的制造方法的主要制造工序的工序剖面图。(其1)
图31(a)至图31(c)是示出图26所示电力半导体器件的制造方法的主要制造工序的工序剖面图。(其2)
图32是示出实施方式5的变形例涉及的电力半导体器件的一部分的剖面图。
图33是表示现有pin二极管的剖面图。
具体实施方式
以下参照附图来说明本发明的实施方式。图的记载中，相同或类似的部分带有相同或类似的符号。但是，图是示意图，应该留意的是层及区域的厚度和宽度的关系、各层及各区域的厚度的比率等与实际制品有所不同。另外，在各图之间，当然包含相互之间尺寸的关系和比率不同的部分。
(实施方式1)
如图1所示，实施方式1涉及的电力半导体器件具备：具有第1主表面和与第1主表面相对的第2主表面的基极层1、在第1主表面与基极层1连接的第1主电极层(阳极层)14、在贯通阳极层14且达到基极层1内的槽的内部布置的控制区4a、4b、4c、在第2主表面与基极层1连接的第2主电极层(阴极层)7、与阳极层14连接的第1主电极(阳极电极)8、与阴极层7连接的第2主电极(阴极电极)9、在多个控制区4a、4b、4c内沿着布置在两端的控制区的外周布置的环形区45a、45b、以及布置在环形区45a、45b和阳极电极8之间的层间绝缘膜46a、46b。
阳极层14具备与基极层1的第1主表面相接的阻挡层(势垒层)32a、32b、32c、以及选择性布置在阻挡层32a、32b、32c内的第1主电极区(阳极区)33a、33b、33c、33d。阳极电极8与阻挡层32a、32b、32c肖特基连接(肖特基接触)，与阳极区33a、33b、33c、33d欧姆连接(欧姆接触)。
控制区4a、4b具备沿着槽的侧面和底面布置的控制绝缘膜5a、5b、以及布置在控制绝缘膜5a、5b内侧的导电体区6a、6b。导电体区6a、6b与阳极电极8连接。
基区层由第1导电型半导体形成。阻挡层32a、32b、32c由杂质浓度高于基极层1的第1导电型半导体形成。也就是说，阻挡层32a、32b、32c的杂质浓度设定得高于基极层1的杂质浓度。阳极区33a、33b、33c、33d和环形区45a、45b由第2导电型半导体形成。阴极层7由第1导电型半导体形成。第1导电型和第2导电型是相反的导电型。也就是说，如果第1导电型是n型，则第2导电型是p型，如果第1导电型是p型，则第2导电型是n型。以下，将说明第1导电型是n型、第2导电型是p型的情况。另外，按照杂质浓度，将基极层1记作“n-型”，将阻挡层32a、32b、32c记作“n型”，将阴极层7记作“n+型”，将阳极区33a、33b、33c、33d记作“p型”，将环形区45a、45b记作“p+型”。
环形区45a、45b与控制区4a邻接，布置得比控制区4a深。将环形区45a、45b的p型杂质浓度设定成在逆恢复状态下不耗尽的程度。环形区45a、45b通过层间绝缘膜46a、46b与阳极电极8绝缘。但是，图示省略了环形区45a、45b与阳极区33a、33b、33c、33d电连接。因此，环形区45a、45b通过阳极区33a、33b、33c、33d与阳极电极8电连接。
如图2所示，在基极层1的第1主表面上布置阳极层14，在第2主表面上布置阴极层7。阳极层14具备与第1主表面相接的阻挡层32a、32b、32c、以及选择性布置在阻挡层32a、32b、32c上部的阳极区33a、33b、33c、33d。控制区4a、4b布置在贯通阳极区33a、33b、33c、33d及阻挡层32a、32b、32c且达到基极层1中途的槽的内部的深度。控制绝缘膜5a、5b沿着槽的底面及侧面布置成薄膜状。导电体区6a、6b布置成隔着控制绝缘膜5a、5b埋入槽的内部。阳极电极8与阳极区33a、33b、33c、33d、阻挡层32a、32b、32c、以及导电体区6a、6b连接。阴极电极9与阴极层7连接。
如图3所示，在与阳极电极相接的平面，阳极区33a、33b、33c、33d、阻挡层32a、32b、32c、控制绝缘膜5a、5b、以及导电体区6a、6b露出。控制区4a、4b具有一定间隔而布置成带状。在导电体区6a、6b的两侧布置控制绝缘膜5a、5b。在控制区4a和控制区4b之间，布置阳极区33b、阻挡层32b和阳极区33c。
对处于通电状态和逆恢复状态下的图1至图3示出的电力半导体器件的工作进行说明。在阳极电极8上相对阴极电极9加正电压。“正电压”大于阻挡层32a、32b、32c与阳极区33a、33b、33c、33d之间的pn结上产生的扩散电位、以及阳极电极8与阻挡层32a、32b、32c之间的肖特基结上产生的内建电位。这样，空穴从阳极区33a、33b、33c、33d注入阻挡层32a、32b、32c，电子对应空穴的注入量从阴极层7注入基极层1。载流子积蓄在基极层1中，基极层1的电阻值变低。另外，电子从阻挡层32a、32b、32c的肖特基结界面向阳极电极8排出。电力半导体器件变成导电状态，电流从阳极电极8流向阴极电极9。
对使加在通电状态下的阳极电极8和阴极电极9之间的电压的极性反转的逆恢复时的工作进行说明。如果通电状态下的施加电压反转，则积蓄在基极层1中的载流子排出，耗尽层从阻挡层32a、32b、32c与阳极区33a、33b、33c、33d之间的pn结开始扩大。另外，耗尽层从阻挡层32a、32b、32c的肖特基结界面开始扩大。其结果，阳极电极8与阴极电极9之间不流过电流，电力半导体器件变成逆恢复状态。
如以上说明，通过在阳极区33a、33b、33c、33d和基极层1之间形成阻挡层32a、32b、32c，控制从阳极区33a、33b、33c、33d注入基极层1的空穴的量。因此，在通电状态下，积蓄在基极层1中的载流子减少。其结果，半导体器件的逆恢复损耗减少。
另外，由于导电体区6a、6b连接至阳极电极8，所以布置在基极层1内的导电体区6a、6b的电位变得与阳极电极8的电位相同。因此，在逆恢复状态下，耗尽层从基极层1的与控制区4a、4b相接的部分扩大。因此，阳极区33a、33b、33c、33d与阻挡层32a、32b、32c的pn结的电场、以及阳极电极8与阻挡层32a、32b、32c的肖特基结的电场缓和，电力半导体器件可以确保充分的逆恢复时的耐压。
再有，采用导电体区6a、6b、控制绝缘膜5a、5b以及阻挡层32a、32b、32c的MOS结构，在逆恢复状态下，在与控制区4a、4b相接的阻挡层32a、32b、32c上形成反转层。其结果，由于空穴在逆恢复状态下迅速排出，所以逆恢复损耗进一步降低。
再有，通过布置环形区45a、45b，可以防止电场集中在控制区4a的端部。通过不使环形区45a、45b和阳极电极8直接连接，可以防止电流集中在浓度高的环形区45a、45b。因此，可以防止逆恢复时的热破坏。
而且，在图3的A-A’截断面，导电体区6a、6b与阳极电极8连接。但是，在不同于A-A’截断面的截面，导电体区6a、6b与阳极电极8连接也无妨。也就是说，在图3所示的平面的至少一部分上，导电体区6a、6b也可以与阳极电极8连接。
在实施方式1中，优选阻挡层32a、32b、32c的杂质浓度为1×1011～1×1014cm-2。
另外，为了得到以上效果，对应阻挡层32a、32b、32c的杂质浓度，来设定控制区4a、4b的深度及控制区4a、4b之间的距离。例如，阻挡层32a、32b、32c的最大深度为3.5μm、杂质浓度的最大值为1×1015cm-2时，也可以设定控制区4a、4b的深度为4μm、控制区4a、4b之间的距离为3μm。但是，图示省略了环形区45a、45b与阳极区33a、33b、33c、33d电连接。因此，环形区45a、45b通过阳极区33a、33b、33c、33d与阳极电极8电连接。
导电体区6a、6b可以由例如掺入了高浓度的磷的多晶硅形成。由于在导电体区6a、6b内产生电位差，所以通过将导电体区6a、6b埋入槽内形成，可以进一步缓和电场。再有，通过连接导电体区6a、6b和阳极电极8，可以稳定导电体区6a、6b的电位，避免耐压劣化。
参照图4和图5，示出图1至图3的半导体器件的制造方法。而且，图4和图5所示的截面与图3的A-A’截断面对应。
(1)首先，在n-型半导体衬底的第1主表面上，外延生长杂质浓度高于半导体衬底的n型半导体层。采用光刻法在n型半导体层上选择性形成氧化膜，将氧化膜用作掩模，在n型半导体层上部选择性注入硼(B)离子。从与n-型半导体衬底的第1主表面相对的第2主表面，注入磷(P)离子或砷(As)离子等n型杂质离子。通过在氮气环境中实施退火处理，如图4(a)所示，形成n+型阴极层7、n-型基极层1、n型阻挡层32，在阻挡层32上部选择性形成p型阳极区34a、34b。而且，也可以不采用外延生长，而采用离子注入及热扩散形成n型阻挡层32。
(2)使用光刻法及各相异性腐蚀法，选择性地除去阳极区34a、34b、阻挡层32及基极层1的一部分。各相异性腐蚀法也可以使用反应离子腐蚀(RIE)法。在选择性除去阳极区34a、34b的一部分、选择性除去阻挡层32的一部分、选择性除去基极层1的一部分直至中途的深度的时刻，腐蚀结束。然后，实施各相同性的腐蚀处理。如图4(b)所示，形成贯通阳极区33a、33b、33c、33d及阻挡层32a、32b、32c，且直达基极层1的中途的深度的槽10a、10b。通过各相同性的腐蚀处理，槽10a、10b的底面成为与槽的侧面连续的曲面。
(3)如图5(a)所示，使用热氧化法或化学气相生长(CVD)法，在槽10a、10b的内面、阳极区33a、33b、33c、33d及阻挡层32a、32b、32c之上淀积绝缘膜11。绝缘膜11可以使用氧化膜、氮化膜、氮氧化膜等。绝缘膜11的膜厚也可以是不由绝缘膜11埋入槽10a、10b的程度。采用CVD法或溅射法，在绝缘膜11上淀积导电体膜12。淀积导电体膜12直至槽10a、10b被绝缘膜11和导电体膜12埋入。导电体膜12可以使用铝(Al)、钛(Ti)、钨(W)、钼(Mo)、Al-Si合金、TiW、WSi、TiS等。
(4)使用化学机械研磨(CMP)法等的平坦化技术，除去在阳极区33a、33b、33c、33d及阻挡层32a、32b、32c之上淀积的导电体膜12及绝缘膜11。平坦化处理在除去导电体膜12及绝缘膜11的一部分，阳极区33a、33b、33c、33d及阻挡层32a、32b、32c露出的时刻结束。如图5(b)所示，将具备控制绝缘膜5a、5b及导电体区6a、6b的控制区4a、4b埋入槽10a、10b内部。
(5)最后，使用溅射法或金属蒸镀法等，在阳极区33a、33b、33c、33d、阻挡层32a、32b、32c、以及控制区4a、4b上淀积阳极电极8，在阴极层7上淀积阴极电极9。经过以上制造工序，制成图1至图3所示的电力半导体器件。
如以上说明，通过各相同性的腐蚀处理而使槽10a、10b的底面成为曲面，由此可以防止电场集中在控制区4a、4b的端部。
(实施方式1的变化例)
如图6所示，实施方式1的变化例涉及的电力半导体器件具备：具有第1主表面和与第1主表面相对的第2主表面的基极层1、在第1主表面与基极层1连接的阳极层14、在贯通阳极层14且达到基极层1内的槽的内部布置的绝缘体区13a、13b、与阳极层14连接的阳极电极8、与阴极层7连接的阴极电极9。阳极层14具备与基极层1的第1主表面相接的阻挡层32a、32b、32c、以及选择性布置在阻挡层32a、32b、32c内的阳极区33a、33b、33c、33d。阳极电极8与阻挡层32a、32b、32c肖特基连接，与阳极区33a、33b、33c、33d欧姆连接。与图2所示的电力半导体器件的不同之处在于，在槽内部布置绝缘物形成的绝缘体区13a、13b。
通过在阳极区33a、33b、33c、33d和基极层1之间形成阻挡层32a、32b、32c，限制从阳极区33a、33b、33c、33d注入基极层1的空穴的量。因此，在通电状态下，积蓄在基极层1中的载流子量减少。其结果，电力半导体器件的逆恢复损耗减少。
另外，由于在槽内部布置了绝缘体区13a、13b，所以电场在逆恢复状态下集中在槽底部。因此，由槽夹着的阻挡层32a、32b、32c和阳极区33a、33b、33c、33d之间的电场强度缓和。因此，在逆恢复状态下，耗尽层从基极层1的与绝缘体区13a、13b相接的部分扩大，电力半导体器件可以充分确保逆恢复时的耐压。雪崩击穿不易发生，可以避免逆恢复时的耐压下降。
(实施方式2)
如图7所示，实施方式2涉及的电力半导体器件具备：具有第1主表面和与第1主表面相对的第2主表面的基极层1、在第1主表面与基极层1连接的阳极层51、在贯通阳极层51且达到基极层1内的槽的内部布置的控制区4a、4b、在第2主表面与基极层1连接的阴极层7、与阳极层51连接的阳极电极8、与阴极层7连接的阴极电极9、在多个控制区4a、4b内沿着布置在两端的控制区的外周布置的环形区45a、45b、以及布置在环形区45a、45b和阳极电极8之间的层间绝缘膜46a、46b。
阳极层51具备与基极层1的第1主表面相接的阻挡层2a、2b、2c、以及选择性布置在阻挡层2a、2b、2c内的阳极区3a、3b、3c、。阳极电极8与阳极区3a、3b、3c欧姆连接。控制区4a、4b与阻挡层2a、2b、2c和阳极区3a、3b、3c相接。
控制区4a、4b具备沿着槽的侧面及底面布置的控制绝缘膜5a、5b、以及布置在控制绝缘膜5a、5b内侧的导电体区6a、6b。导电体区6a、6b与阳极电极8连接。
如图8所示，在基极层1的第1主表面上布置阳极层51，在第2主表面上布置阴极层7。阳极层51具备与第1主表面相接的阻挡层2a、2b、2c、以及选择性布置在阻挡层2a、2b、2c上部的阳极区3a、3b、3c。控制区4a、4b布置在贯通阳极区3a、3b、3c及阻挡层2a、2b、2c且直达基极层1的中途的深度的槽的内部。控制绝缘膜5a、5b沿着槽的底面及侧面布置成薄膜状。导电体区6a、6b布置成隔着控制绝缘膜5a、5b埋入槽的内部。阳极电极8与阳极区3a、3b、3c、以及导电体区6a、6b连接。阴极电极9与阴极层7连接。在图2示出的电力半导体器件中，阻挡层32a、32b、32c与阳极电极8肖特基连接。另一方面，在图8示出的电力半导体器件中，阻挡层2a、2b、2c不与阳极电极8肖特基连接，阳极区3a、3b、3c同样布置在阻挡层2a、2b、2c的上部。
如图9所示，在与阳极电极相接的平面，阳极区3a、3b、3c、控制绝缘膜5a、5b、以及导电体区6a、6b露出。控制区4a、4b具有一定间隔而布置成带状。在导电体区6a、6b的两侧布置着控制绝缘膜5a、5b。在控制区4a、4b之间布置着阳极区3b，在控制区4a、4b外侧布置阳极区3a、3c。
对处于通电状态和逆恢复状态下的图7至图9示出的电力半导体器件的工作进行说明。在阳极电极8上相对阴极电极9加正电压。“正电压”大于阻挡层2a、2b、2c与阳极区3a、3b、3c之间的pn结上产生的扩散电位。这样，空穴从阳极区3a、3b、3c注入阻挡层2a、2b、2c，电子对应空穴的注入量从阴极层7注入基极层1。载流子积蓄在基极层1中，基极层1的电阻值变低。电力半导体器件变成导电状态，电流从阳极电极8流向阴极电极9。
对使加在通电状态下的阳极电极8和阴极电极9之间的电压的极性反转的逆恢复时的工作进行说明。如果通电状态下的施加电压反转，则积蓄在基极层1中的载流子排出，耗尽层从阻挡层2a、2b、2c与阳极区3a、3b、3c之间的pn结开始扩大。其结果，阳极电极8与阴极电极9之间不流过电流，电力半导体器件变成逆恢复状态。
如以上说明，通过在阳极区3a、3b、3c和基极层1之间形成阻挡层2a、2b、2c，控制从阳极区3a、3b、3c注入基极层1的空穴的量。因此，在通电状态下，积蓄在基极层1中的载流子减少。其结果，半导体器件的逆恢复损耗减少。
另外，由于导电体区6a、6b连接至阳极电极8，所以布置在基极层1内的导电体区6a、6b的电位变得与阳极电极8的电位相同。因此，在逆恢复状态下，耗尽层从基极层1的与控制区4a、4b相接的部分扩大。因此，阳极区3a、3b、3c与阻挡层2a、2b、2c的pn结的电场缓和，电力半导体器件可以确保充分的逆恢复时的耐压。
再有，采用导电体区6a、6b、控制绝缘膜5a、5b以及阻挡层2a、2b、2c的MOS结构，在逆恢复状态下，在与控制区4a、4b相接的阻挡层2a、2b、2c上形成反转层。其结果，由于空穴在逆恢复状态下迅速排出，所以逆恢复损耗进一步降低。
再有，通过布置环形区45a、45b，可以防止电场集中在控制区4a的端部。通过不使环形区45a、45b与阳极电极8直接连接，可以防止电流集中在浓度高的环形区45a、45b。因此，可以防止逆恢复时的耐压劣化。
另外，如图9所示，控制区4a、4b以一定间隔布置成带状。但是本发明并不限于此。也可以如图10(a)所示，控制区36a、36b、36c具备圆形的平面形状，以一定间隔布置成散点状。控制区36a、36b、36c具备圆形的导电体区38a、38b、38c、以及围绕导电体区38a、38b、38c外周的环状绝缘膜37a、37b、37c。在没有布置控制区36a、36b、36c的区域，阳极区35露出。沿着图10(a)的G-G’截断面的剖面图与图8相对应。另外，在图10(a)中，也可以用绝缘膜形成的绝缘体区替换控制区36a、36b、36c。
另外，在图10(a)中，也可以置换控制区36a、36b、36c和阳极区35。也就是说，如图10(b)所示，阳极区39a、39b、39c也可以具备圆形的平面形状，以一定间隔布置成散点状。在没有布置阳极区39a、39b、39c的区域，控制区(40、41)露出。控制区(40、41)具备：围绕阳极区39a、39b、39c外周的环状控制绝缘膜40、以及在没有布置阳极区39a、39b、39c和绝缘膜40的区域布置的导电体区41。在图10(b)中，也可以用绝缘膜形成的绝缘体区替换绝缘膜40及导电体区41。
如图11所示，图10(b)的电力半导体器件在H-H’截断面上具备：具有第1主表面和与第1主表面相对的第2主表面的基极层1、在第1主表面与基极层1连接的阻挡层50a、50b、选择性布置在阻挡层50a、50b内的阳极区39a、39b、在贯通阻挡层50a、50b及阳极区39a、39b且达到基极层1内的槽的内部布置的控制区(40、41)、在第2主表面与基极层1连接的阴极层7、与阳极区39a、39b及控制区(40、41)连接的阳极电极8、以及与阴极层7连接的阴极电极9。阳极电极8与阳极区3a、3b、3c欧姆连接。控制区(40、41)具备沿着槽的侧面及底面布置的控制绝缘膜40、以及布置在控制绝缘膜40内侧的导电体区41。导电体区41与阳极电极8连接。
(实施方式2的变形例)
如图12所示，实施方式2的变形例涉及的电力半导体器件具备：具有第1主表面和与第1主表面相对的第2主表面的基极层1、在第1主表面与基极层1连接的阳极层51、在贯通阳极层51且达到基极层1内的槽的内部布置的绝缘体区13a、13b、在第2主表面与基极层1连接的阴极层7、与阳极层51连接的阳极电极8、以及与阴极层7连接的阴极电极9。阳极层51具备：与基极层1的第1主表面相接的阻挡层2a、2b、2c、以及选择性布置在阻挡层2a、2b、2c内的阳极区3a、3b、3c。阳极电极8与阳极区3a、3b、3c欧姆连接。与图8所示的电力半导体器件的不同之处在于，在槽内部布置由绝缘物形成的绝缘体区13a、13b。
通过在阳极区3a、3b、3c和基极层1之间形成阻挡层2a、2b、2c，限制从阳极区3a、3b、3c注入基极层1的空穴的量。因此，积蓄在基极层1中的载流子量在通电状态下减少。其结果，电力半导体器件的逆恢复损耗降低。
另外，由于在槽内部布置着绝缘体区13a、13b，所以电场在逆恢复状态下集中在槽底部。因此，由槽夹着的阻挡层2a、2b、2c和阳极区3a、3b、3c之间的电场强度缓和。因此，在逆恢复状态下，耗尽层从与基极层1的绝缘体区13a、13b相接的部分扩大，电力半导体器件可以确保充分的逆恢复时的耐压。雪崩击穿不易发生，可以避免逆恢复时的热破坏。
(实施方式3)
如图13所示，实施方式3涉及的电力半导体器件具备：具有第1主表面和与第1主表面相对的第2主表面的基极层1、在第1主表面与基极层1连接的阳极层52、在贯通阳极层52且达到基极层1内的槽的内部布置的控制区4a、4b、在第2主表面与基极层1连接的阴极层7、与阳极层52连接的阳极电极8、与阴极层7连接的阴极电极9、在多个控制区4a、4b内沿着布置在两端的控制区的外周布置的环形区45a、45b、以及布置在环形区45a、45b和阳极电极8之间的层间绝缘膜46a、46b。但是，虽然省略了图示，环形区45a、45b与阳极区33a、33b、33c、33d电连接。因此，环形区45a、45b经由阳极区33a、33b、33c、33d与阳极电极8连接。
阳极层52具备与基极层1的第1主表面相接的阻挡层2a、2b、2c、以及选择性布置在阻挡层2a、2b、2c内的阳极区3a、3b、3c、3d。阳极电极8与阳极区3a、3c欧姆连接，与阻挡层2b肖特基连接。控制区4a、4b与阻挡层2a、2b、2c和阳极区3a、3c连接。
控制区4a、4b具备沿着槽的侧面及底面布置的控制绝缘膜5a、5b、以及布置在控制绝缘膜5a、5b内侧的导电体区6a、6b。导电体区6a、6b与阳极电极8连接。
如图14所示，在基极层1的第1主表面上布置阳极层52，在第2主表面上布置阴极层7。阳极层52具备与第1主表面相接的阻挡层2a、2b、2c、以及选择性布置在阻挡层2a、2b、2c上部的阳极区3a、3c。控制区4a、4b布置在贯通阳极区3a、3c及阻挡层2a、2b、2c，且直达基极层1的中途的深度的槽的内部。控制绝缘膜5a、5b沿着槽的底面及侧面布置成薄膜状。导电体区6a、6b布置成隔着控制绝缘膜5a、5b埋入槽的内部。阳极电极8与阳极区3a、3c、以及导电体区6a、6b欧姆连接，与阻挡层2b肖特基连接。阴极电极9与阴极层7连接。
如图15所示，在与阳极电极相接的平面，阳极区3a、3b、3c、阻挡层2b、控制绝缘膜5a、5b、以及导电体区6a、6b露出。控制区4a、4b具有一定间隔而布置成带状。在导电体区6a、6b的两侧布置着控制绝缘膜5a、5b。在控制区4a和控制区4b之间布置着阻挡层2b。在控制区4a、4b外侧布置阳极区3a、3b。
对处于通电状态和逆恢复状态下的图13至图15示出的电力半导体器件的工作进行说明。在阳极电极8上相对阴极电极9加正电压。“正电压”大于阻挡层2a、2c与阳极区3a、3c之间的pn结上产生的扩散电位、以及在阳极电极8和阻挡层2b之间的肖特基结产生的内建电位。这样，空穴从阳极区3a、3c注入阻挡层2a、2c，电子对应空穴的注入量从阴极层7注入基极层1。载流子积蓄在基极层1中，基极层1的电阻值变低。另外，电子从阻挡层2b的肖特基结界面向阳极电极8排出。半导体器件变成导电状态，电流从阳极电极8流向阴极电极9。
对使加在通电状态下的阳极电极8和阴极电极9之间的电压的极性反转的逆恢复时的工作进行说明。如果通电状态下的施加电压反转，则积蓄在基极层1中的载流子排出，耗尽层从阻挡层2a、2c与阳极区3a、3c之间的pn结开始扩大。另外，耗尽层从阻挡层2b的肖特基结界面开始扩大。其结果，阳极电极8与阴极电极9之间不流过电流，电力半导体器件变成逆恢复状态。
如以上说明，通过在阳极区3a、3c和基极层1之间形成阻挡层2a、2c，控制从阳极区3a、3c注入基极层1的空穴的量。因此，在通电状态下，积蓄在基极层1中的载流子减少。其结果，电力半导体器件的逆恢复损耗减少。
另外，由于导电体区6a、6b连接至阳极电极8，所以布置在基极层1内的导电体区6a、6b的电位变得与阳极电极8的电位相同。因此，在逆恢复状态下，耗尽层从基极层1的与控制区4a、4b相接的部分扩大。因此，阳极区3a、3c与阻挡层2a、2c的pn结的电场、以及阻挡层2b的肖特基结的电场缓和，电力半导体器件可以确保充分的逆恢复时的耐压。
再有，采用导电体区6a、6b、控制绝缘膜5a、5b以及阻挡层2a、2c的MOS结构，在逆恢复状态下，在与控制区4a、4b相接的阻挡层2a、2b、2c上形成反转层。其结果，由于空穴在逆恢复状态下迅速排出，所以逆恢复损耗进一步降低。
再有，通过布置环形区45a、45b，可以防止电场集中在控制区4a的端部。通过不使环形区45a、45b与阳极电极8直接连接，可以防止电流集中在浓度高的环形区45a、45b。因此，可以防止逆恢复时的耐压劣化。虽然省略了图示，环形区45a、45b与阳极区33a、33b、33c、33d电连接。因此，环形区45a、45b经由阳极区33a、33b、33c、33d与阳极电极8连接。
再有，与图7至图9所示电力半导体器件比较，由于阳极区3a、3c的面积减少，所以进一步限制了从阳极区3a、3b注入基极层1的空穴的量。因此，在导电状态下，积蓄在基极层1中的载流子的量减少。其结果，进一步降低了电力半导体器件的逆恢复损耗。
另外，如图16所示，也可以在邻接的控制区4a、4b夹着的区域的一部分上，选择性布置阳极区3a、3b、3c。也就是说，也可以在邻接的控制区4a、4b夹着的区域的其他部分上，布置阻挡层2a、2b、2c。与图15所示的电力半导体器件的不同之处在于，在垂直于控制区4a、4b的方向上，将阳极区3a、3b、3c布置成带状。
如图17(a)所示，图16的电力半导体器件在D-D’截断面上具备：具有第1主表面和与第1主表面相对的第2主表面的基极层1、在第1主表面与基极层1连接的阻挡层2a、2b、2c、选择性布置在阻挡层2a、2b、2c内的阳极区3a、3b、3c、在贯通阻挡层2a、2b、2c及阳极区3a、3b、3c且达到基极层1内的槽的内部布置的控制区4a、4b、在第2主表面与基极层1连接的阴极层7、与阳极层52连接的阳极电极8、以及与阴极层7连接的阴极电极9。
如图17(b)所示，在图16的E-E’截断面上，在基极层1的第1主表面上布置阻挡层2b，在阻挡层2b的上部选择性布置阳极区3b。在基极层1的第2主表面上布置阴极层7。阳极区3b和阻挡层2b与阳极电极8连接。阴极层7与阴极电极9连接。
即使阳极区3a、3b、3c和控制区4a、4b之间的掩模配合精度不高的情况，电力半导体器件的特性也不劣化。
(实施方式3的变形例1)
如图18所示，实施方式3的变形例1涉及的电力半导体器件具备：具有第1主表面和与第1主表面相对的第2主表面的基极层1、在第1主表面与基极层1连接的阳极层52、在贯通阳极层52且达到基极层1内的槽的内部布置的绝缘体区13a、13b、在第2主表面与基极层1连接的阴极层7、与阳极层52连接的阳极电极8、以及与阴极层7连接的阴极电极9。阳极层52具备：与基极层1的第1主表面相接的阻挡层2a、2b、2c、以及选择性布置在阻挡层2a、2b、2c内的阳极区3a、3b、3c。阳极电极8与阻挡层2b肖特基连接，与阳极区3a、3c欧姆连接。与图14所示的电力半导体器件的不同之处在于，在槽内部布置由绝缘物形成的绝缘体区13a、13b。
通过在阳极区3a、3c和基极层1之间形成阻挡层2a、2c，限制从阳极区3a、3c注入基极层1的空穴的量。因此，积蓄在基极层1中的载流子量在通电状态下减少。其结果，电力半导体器件的逆恢复损耗降低。
另外，由于在槽内部布置着绝缘体区13a、13b，所以电场在逆恢复状态下集中在槽底部。因此，阳极区3a、3c和阻挡层2a、2c的pn结的电场、以及阻挡层2b的肖特基结的电场缓和。因此，在逆恢复状态下，耗尽层从基极层1的与绝缘体区13a、13b相接的部分扩大，电力半导体器件可以确保充分的逆恢复时的耐压。雪崩击穿不易发生，可以避免逆恢复时耐压降低。
(实施方式3的变形例2)
如图19所示，实施方式3的变形例2涉及的电力半导体器件具备：具有第1主表面和与第1主表面相对的第2主表面的基极层1、在包括第1主表面的基极层1的上部选择性布置的阳极层52、在贯通阳极层52且达到基极层1内的槽的内部布置的控制区4a、4b、在第2主表面与基极层1连接的阴极层7、与阳极层52及基极层1连接的阳极电极8、以及与阴极层7连接的阴极电极9。阳极层52具备：与基极层1相接的阻挡层2a、2b、2c、2b’、以及选择性布置在阻挡层2a、2c上的阳极区3a、3c。控制区4a、4b具备：沿着槽的侧面及底面布置的控制绝缘膜5a、5b、以及布置在控制绝缘膜5a、5b内侧的导电体区6a、6b。
阳极电极8与阻挡层2b、2b’及基极层1肖特基连接，与阳极区3a、3c欧姆连接。控制绝缘膜5a、5b在槽的侧面与阻挡层2a、2b、2c、2b’及阳极区3a、3c相接。导电体区6a、6b与阳极电极8连接。与图14示出的电力半导体器件的不同之处在于，沿着邻接的控制绝缘膜5a、5b的侧面设置阻挡层2b及阻挡层2b’，位于阻挡层2b、2b’之间的基极层1的一部分与阳极电极8肖特基连接。
虽然图14示出的阻挡层2a、2b、2c采用外延生长法形成，但图19示出的阻挡层2a、2b、2c、2b’也可以通过扩散形成，可以简化制造工序。
另外，通过在阳极区3a、3c和基极层1之间形成阻挡层2a、2c，限制从阳极区3a、3c注入基极层1的空穴的量。因此，积蓄在基极层1中的载流子量在通电状态下减少。其结果，电力半导体器件的逆恢复损耗降低。
另外，由于导电体区6a、6b与阳极电极8连接，所以布置在基极层1内的导电体区6a、6b的电位与阳极电极8的电位变成相同。因此，在逆恢复状态下，耗尽层从基极层1的与控制区4a、4b相接的部分扩大。由此，阳极区3a、3c和阻挡层2a、2c的pn结的电场、以及阻挡层2b、2b’及基极层1的肖特基结界面的电场缓和，电力半导体器件可以确保充分的逆恢复时的耐压。
(实施方式3的变形例3)
如图20所示，实施方式3的变形例3涉及的电力半导体器件具备：具有第1主表面和与第1主表面相对的第2主表面的基极层1、在包括第1主表面的基极层1的上部选择性布置的阳极层52、在贯通阳极层52且达到基极层1内的槽的内部布置的控制区4a、4b、在第2主表面与基极层1连接的阴极层7、与阳极层52及基极层1连接的阳极电极8、以及与阴极层7连接的阴极电极9。阳极层52具备：与基极层1相接的阻挡层2a、2c、以及选择性布置在阻挡层2a、2c上的阳极区3a、3c。控制区4a、4b具备：沿着槽的侧面及底面布置的控制绝缘膜5a、5b、以及布置在控制绝缘膜5a、5b内侧的导电体区6a、6b。
阳极电极8在第1主表面与基极层1肖特基连接，与阳极区3a、3c欧姆连接。控制绝缘膜5a、5b在槽的侧面与阻挡层2a、2b、2c、2b’及阳极区3a、3c相接。导电体区6a、6b与阳极电极8连接。与图14示出的电力半导体器件的不同之处在于，在控制绝缘膜5a、5b之间仅布置基极层1，不布置阳极层52。
与图19示出的电力半导体器件相比较，由于没有布置n型杂质浓度高于基极层1的阻挡层2b、2b’，所以可以抑制基极层1和阳极电极8的肖特基连接界面的n型杂质浓度，使其较低，可以容易地形成肖特基连接。
另外，通过在阳极区3a、3c和基极层1之间形成阻挡层2a、2c，限制从阳极区3a、3c注入基极层1的空穴的量。因此，积蓄在基极层1中的载流子量在通电状态下减少。其结果，电力半导体器件的逆恢复损耗降低。
另外，由于导电体区6a、6b与阳极电极8连接，所以布置在基极层1内的导电体区6a、6b的电位与阳极电极8的电位变成相同。因此，在逆恢复状态下，耗尽层从与基极层1的控制区4a、4b相接的部分扩大。由此，阳极区3a、3c和阻挡层2a、2c的pn结的电场、以及基极层1和阳极电极8的肖特基结界面的电场缓和，电力半导体器件可以确保充分的逆恢复时的耐压。
(实施方式4)
如图21所示，实施方式4涉及的电力半导体器件具备：具有第1主表面和与第1主表面相对的第2主表面的基极层1、在第1主表面与基极层1连接的阳极层53、在贯通阳极层53且达到基极层1内的槽的内部布置的控制区4a、4b、在第2主表面与基极层1连接的阴极层7、与阳极层53连接的阳极电极8、与阴极层7连接的阴极电极9、在多个控制区4a、4b内沿着布置在两端的控制区的外周布置的环形区45a、45b、以及布置在环形区45a、45b和阳极电极8之间的层间绝缘膜46a、46b。但是，虽然省略了图示，环形区45a、45b与阳极区33a、33b、33c、33d电连接。因此，环形区45a、45b经由阳极区33a、33b、33c、33d与阳极电极8连接。
阳极层53具备与基极层1的第1主表面相接的阻挡层2a、2c、以及选择性布置在阻挡层2a、2c内的阳极区3a、3b、3c。阳极电极8与阳极区3a、3b、3c欧姆连接。阳极区3b在第1主表面与基极层1连接。控制区4a、4b与阻挡层2a、2c和阳极区3a、3b、3c连接。
控制区4a、4b具备沿着槽的侧面及底面布置的控制绝缘膜5a、5b、以及布置在控制绝缘膜5a、5b内侧的导电体区6a、6b。导电体区6a、6b与阳极电极8连接。
如图22所示，在基极层1的第1主表面上布置阳极层53，在第2主表面上布置阴极层7。阳极层53具备与第1主表面相接的阻挡层2a、2c、选择性布置在阻挡层2a、2c上部的阳极区3a、3c、以及与第1主表面相接的阳极区3b。控制区4a、4b布置在贯通阳极区3a、3b、3c及阻挡层2a、2c且直达基极层1的中途的深度的槽的内部。控制绝缘膜5a、5b沿着槽的底面及侧面布置成薄膜状。导电体区6a、6b布置成隔着控制绝缘膜5a、5b埋入槽的内部。阳极电极8与阳极区3a、3b、3c及导电体区6a、6b连接。阴极电极9与阴极层7连接。在邻接的控制区4a、4b夹着的区域的一部分，选择性布置与基极层1相接的阳极区3b。
如图23所示，在与阳极电极相接的平面，阳极区3a、3b、3c、控制绝缘膜5a、5b、以及导电体区6a、6b露出。控制区4a、4b具有一定间隔而布置成带状。在导电体区6a、6b的两侧布置着控制绝缘膜5a、5b。在控制区4a和控制区4b之间布置阳极区3b。在控制区4a、4b外侧布置阳极区3a、3c。
对处于通电状态和逆恢复状态下的图21至图23示出的电力半导体器件的工作进行说明。在阳极电极8上相对阴极电极9加正电压。“正电压”大于阻挡层2a、2c与阳极区3a、3c之间的pn结上产生的扩散电位、以及在阳极区3b和基极层1之间的pn结产生的扩散电位。这样，空穴从阳极区3a、3c注入阻挡层2a、2c，空穴从阳极区3b注入基极层1。电子对应空穴的注入量从阴极层7注入基极层1。载流子积蓄在基极层1中，基极层1的电阻值变低。半导体器件变成导电状态，电流从阳极电极8流向阴极电极9。
对使加在通电状态下的阳极电极8和阴极电极9之间的电压的极性反转的逆恢复时的工作进行说明。如果通电状态下的施加电压反转，则积蓄在基极层1中的载流子排出，耗尽层从阻挡层2a、2c与阳极区3a、3c之间的pn结开始扩大。另外，耗尽层从阳极区3b与基极层1之间的pn结界面开始扩大。其结果，阳极电极8与阴极电极9之间不流过电流，电力半导体器件变成逆恢复状态。
如以上说明，通过在阳极区3a、3c和基极层1之间形成阻挡层2a、2c，控制从阳极区3a、3c注入基极层1的空穴的量。因此，在通电状态下，积蓄在基极层1中的载流子减少。其结果，半导体器件的逆恢复损耗减少。
另外，通过控制阻挡层2a、2c的面积，可以调整注入基极层1的空穴的量。
另外，由于导电体区6a、6b连接至阳极电极8，所以布置在基极层1内的导电体区6a、6b的电位变得与阳极电极8的电位相同。因此，在逆恢复状态下，耗尽层从基极层1的与控制区4a、4b相接的部分扩大。因此，阳极区3a、3c与阻挡层2a、2c的pn结的电场、以及阳极区3b与基极层1的pn结的电场缓和，电力半导体器件可以确保充分的逆恢复时的耐压。
再有，采用导电体区6a、6b、控制绝缘膜5a、5b以及阻挡层2a、2c的MOS结构，在逆恢复状态下，在与控制区4a、4b相接的阻挡层2a、2c及基极层1上形成反转层。其结果，由于空穴在逆恢复状态下迅速排出，所以逆恢复损耗进一步降低。
再有，通过布置环形区45a、45b，可以防止电场集中在控制区4a的端部。通过不使环形区45a、45b与阳极电极8直接连接，可以防止电流集中在浓度高的环形区45a、45b。因此，可以防止逆恢复时的热破坏。
另外，与基极层1相接的阳极区3b的面积比例，优选不大于阳极区3a、3b、3c整体的10％。通过调整与基极层1相接布置的阳极区3b相对控制区4a、4b的区域的比例、或者调整形成了阳极区3b的控制区4a、4b的间隔，可以实现不大于10％。如果阻挡层2a、2c的面积过于狭窄，则不能确保充分的逆恢复时的耐压，不能降低逆恢复损耗。
(实施方式4的变形例1)
如图24所示，实施方式4的变形例1涉及的电力半导体器件具备：具有第1主表面和与第1主表面相对的第2主表面的基极层1、在第1主表面与基极层1连接的阳极层53、在贯通阳极层53且达到基极层1内的槽的内部布置的绝缘体区13a、13b、在第2主表面与基极层1连接的阴极层7、与阳极层53连接的阳极电极8、以及与阴极层7连接的阴极电极9。阳极层53具备与基极层1的第1主表面相接的阻挡层2a、2c、以及选择性布置在阻挡层2a、2c上的阳极区3a、3b、3c。阳极电极8与阳极区3a、3b、3c欧姆连接。阳极区3b在第1主表面与基极层1连接。与图22示出的电力半导体器件的不同之处在于，在槽内部布置由绝缘物形成的绝缘体区13a、13b。
通过在阳极区3a、3c和基极层1之间形成阻挡层2a、2c，限制从阳极区3a、3c注入基极层1的空穴的量。因此，积蓄在基极层1中的载流子量在通电状态下减少。其结果，电力半导体器件的逆恢复损耗降低。
另外，由于在槽内部布置着绝缘体区13a、13b，所以电场在逆恢复状态下集中在槽底部。因此，由槽夹着的阻挡层2a、2c和阳极区3a、3c之间的电场强度、以及阳极区3b和基极层1之间的电场强度缓和。因此，在逆恢复状态下，耗尽层从与基极层1的绝缘体区13a、13b相接的部分扩大，电力半导体器件可以确保充分的逆恢复时的耐压。雪崩击穿不易发生，可以避免逆恢复时耐压下降。
(实施方式4的变形例2)
如图25所示，实施方式4的变形例2涉及的电力半导体器件具备：具有第1主表面和与第1主表面相对的第2主表面的基极层1、在第1主表面与基极层1连接的阳极层53、在贯通阳极层53且达到基极层1内的槽的内部布置的控制区4a、4b、在第2主表面与基极层1连接的阴极层7、与阳极层53连接的阳极电极8、以及与阴极层7连接的阴极电极9。阳极层53具备与基极层1的第1主表面相接的阻挡层2a、2b、2c、以及选择性布置在阻挡层2a、2b、2c内的阳极区3a、3b、3b’、3c。控制区4a、4b具备：沿着槽的侧面及底面布置的控制绝缘膜5a、5b、以及布置在控制绝缘膜5a、5b内侧的导电体区6a、6b。导电体区6a、6b与阳极电极8连接。阳极电极8与阳极区3a、3b、3b’、3c欧姆连接，与阻挡层2b肖特基连接。阳极区3b、3b’在第1主表面与基极层1连接。与图22示出的电力半导体器件的不同之处在于，在阻挡层2b内选择布置阳极区3b、3b’。
对处于通电状态和逆恢复状态下的图25示出的电力半导体器件的工作进行说明。在阳极电极8上相对阴极电极9加正电压。“正电压”大于阻挡层2a、2c与阳极区3a、3c之间的pn结上产生的扩散电位、在阳极区3b、3b’和基极层1之间的pn结产生的扩散电位、以及在阳极电极8和阻挡层2b之间肖特基结产生的内建电位。这样，空穴从阳极区3a、3c注入阻挡层2a、2c，空穴从阳极区3b、3b’注入基极层1。电子对应空穴的注入量从阴极层7注入基极层1。载流子积蓄在基极层1中，基极层1的电阻值变低。另外，电子从阻挡层2b的肖特基结界面向阳极电极8排出。半导体器件变成导电状态，电流从阳极电极8流向阴极电极9。
对使加在通电状态下的阳极电极8和阴极电极9之间的电压的极性反转的逆恢复时的工作进行说明。如果通电状态下的施加电压反转，则积蓄在基极层1中的载流子排出，耗尽层从阻挡层2a、2c与阳极区3a、3c之间的pn结开始扩大。耗尽层从阳极区3b、3b’和基极层1之间的pn结界面开始扩大。另外，耗尽层从阻挡层2b的肖特基结界面开始扩大。其结果，阳极电极8与阴极电极9之间不流过电流，电力半导体器件变成逆恢复状态。
如以上说明，通过控制阻挡层2a、2b的面积及阳极区3b、3b’的面积，可以调整注入基极层1的空穴的量。
(实施方式5)
如图26所示，实施方式5涉及的电力半导体器件具备：具有第1主表面和与第1主表面相对的第2主表面的基极层1、在第1主表面与基极层1连接的阳极层54、在贯通阳极层54且达到基极层1内的槽的内部布置的控制区17a、17b、17c、在第2主表面与基极层1连接的阴极层7、布置在基极层1的内部且与控制区17a、17b、17c连接的读出(sense)区20a、20b、20c、与阳极层54及控制区17a、17b、17c连接的阳极电极8、以及与阴极层7连接的阴极电极9。控制区17a、17b、17c具备：沿着槽的侧面布置的控制绝缘膜18a、18b、18c、以及布置在控制绝缘膜18a、18b、18c内侧的电阻体区19a、19b、19c。电阻体区19a、19b、19c与读出区20a、20b、20c及阳极电极8连接。在实施方式5中，阳极层54表示由p型半导体形成的阳极区27a、27b。读出区20a、20b、20c由p型半导体形成。
如图27所示，在基极层1的第1主表面上布置阳极区27a、27b，在第2主表面上布置阴极层7。控制区17a、17b、17c布置在贯通阳极区27a、27b且直至到达基极层1的途中的深度的槽的内部。控制绝缘膜18a、18b、18c沿着槽的侧面布置成薄膜状。导电体区19a、19b、19c布置成隔着控制绝缘膜18a、18b、18c埋入槽的内部。阳极电极8与阳极区27a、27b及导电体区6a、6b连接。阴极电极9与阴极层7连接。
如图28所示，在与阳极电极相接的平面，阳极区27a、27b、控制绝缘膜18a、18b、18c、以及导电体区19a、19b、19c露出。控制区17a、17b、17c具有一定间隔而布置成带状。在导电体区19a、19b、19c两侧布置控制绝缘膜18a、18b、18c。在控制区17a、17b、17c之间布置阳极区27a、27b。
对处于通电状态和逆恢复状态下的图26至图28示出的电力半导体器件的工作进行说明。在阳极电极8上相对阴极电极9加正电压。“正电压”大于基极层1与阳极区27a、27b之间的pn结产生的扩散电位。这样，空穴从阳极区27a、27b注入基极层1，电子对应空穴的注入量从阴极层7注入基极层1。载流子积蓄在基极层1中，基极层1的电阻值变低。电力半导体器件变成导电状态，电流从阳极电极8流向阴极电极9。
对使加在通电状态下的阳极电极8和阴极电极9之间的电压的极性反转的逆恢复时的工作进行说明。如果通电状态下的施加电压反转，则积蓄在基极层1中的载流子排出，耗尽层从基极层1与阳极区27a、27b之间的pn结开始扩大。其结果，阳极电极8与阴极电极9之间不流过电流，电力半导体器件变成逆恢复状态。
当变成逆恢复状态时，积蓄在基极层1中的空穴、即逆恢复电流的一部分通过读出区20a、20b、20c及电阻体区19a、19b、19c流入阳极电极8。在电阻体区19a、19b、19c上产生压降，电阻体区19a、19b、19c的读出区20a、20b、20c侧的电位相对阳极电极8侧的电位上升。这样，利用由电阻体区19a、19b、19c、控制绝缘膜18a、18b、18c、以及基极层1构成的MOS结构，如图29(a)所示，使耗尽层25a、25b从基极层1的与控制绝缘膜18a、18b相接的面扩大。耗尽层25a、25b向垂直于控制绝缘膜18a、18b侧面的方向扩大。通过该耗尽层25a、25b，从基极层1到阳极区27a的电流路被缩窄。
通电状态下的电流量比较多的情况，积蓄在基极层1中的载流子量也增加，逆恢复电流变大。由此，流过电阻体区19a、19b的电流也增大，所以如图29(a)所示，耗尽层25a、25b扩大。因此，逆恢复时积蓄在基极层1中的载流子不急剧注入阳极区27a，故提高逆恢复时的雪崩特性。
另一方面，通电状态下的电流量比较少的情况，流过电阻体区19a、19b的电流也减少，所以如图29(b)所示，耗尽层56a、56b不扩大。因此，可以在逆恢复时抑制电流振动。
如以上说明，通电状态下的电流量比较多的情况，逆恢复时的雪崩特性提高。另一方面，通电状态下的电流量比较少的情况，可以在逆恢复时抑制电流振动。
参照图30和图31，示出以下说明过的图26至图29示出的电力半导体器件的制造方法。另外，图30和图31所示的剖面与图28的J-J’截断面对应。
(1)首先，由n-型半导体衬底的第1主表面，注入磷(P)离子或砷(As)离子等n型杂质离子。在氮气环境下进行退火处理，如图30(a)所示形成n-型基极层1及n+型阴极层7。
(2)使用光刻法及各相异性腐蚀法，从与n-型半导体衬底的第1主表面相对的第2主表面除去基极层1的一部分。如图30(b)所示，形成深度达到基极层1途中的槽21a、21b、21c。
(3)采用CVD法或热氧化法，如图30(c)所示，在槽21a、21b、21c的内面及半导体衬底的第2主表面上，淀积绝缘膜23。绝缘膜23的膜厚也可以为槽21a、21b、21c被绝缘膜23埋入的程度。
(4)使用离子注入法，在基极层1整体，由半导体衬底的第2主表面注入硼(B)离子等p型杂质离子。在氮气环境下进行退火处理，如图31(a)所示，形成阳极区27a、27b及读出区20a、20b、20c。
(5)使用各相异性的腐蚀法，选择性除去在阳极区27a、27b及读出区20a、20b、20c上形成的绝缘膜23。如图31(b)所示，沿着槽21a、21b、21c的侧面形成控制绝缘膜18a、18b、18c。
(6)使用CVD法或溅射法，如图31(c)所示，在半导体衬底的第2主表面上淀积导电体膜24。淀积导电体膜24直至槽21a、21b、21c被绝缘膜18a、18b、18c和绝缘膜24填埋。
(7)最后，使用CMP法或平坦化技术，除去在阳极区27a、27b上淀积的导电体膜24的一部分。平坦化处理在除去导电体24的一部分，阳极区27a、27b露出的时刻结束。经过以上工序，制成图26及图29示出的电力半导体器件。
如以上说明，通过在槽21a、21b、21c的底面及半导体衬底的第2主表面注入p型杂质离子，形成阳极区27a、27b及读出区20a、20b、20c。此时，由于在槽21a、21b、21c的侧面形成绝缘膜23，所以p型杂质离子不从槽21a、21b、21c的侧面注入。另外，阳极区27a、27b及读出区20a、20b、20c利用同一工序形成。但也可以用不同工序形成。
(实施方式5的变形例)
如图32所示，实施方式5涉及的电力半导体器件具备：具有第1主表面和与第1主表面相对的第2主表面的基极层1、在第1主表面与基极层1连接的阳极层55、在贯通阳极层55且达到基极层1内的槽的内部布置的控制区17a、17b、17c、在第2主表面与基极层1连接的阴极层7、布置在基极层1的内部且与控制区17a、17b、17c连接的读出区20a、20b、20c、与阳极层55及控制区17a、17b、17c连接的阳极电极8、以及与阴极层7连接的阴极电极9。阳极层55具备：与基极层1的第1主表面相接的阻挡层28a、28b、以及选择性布置在阻挡层28a、28b内的阳极区29a、29b。控制区17a、17b、17c具备：沿着槽的侧面布置的控制绝缘膜18a、18b、18c、以及布置在控制绝缘膜18a、18b、18c内侧的电阻体区19a、19b、19c。电阻体区19a、19b、19c与读出区20a、20b、20c及阳极电极8连接。与图27所示的电力半导体器件的不同之处在于，在基极层1和阳极区29a、29b之间布置阻挡层28a、28b。
根据实施方式5的变形例，可以减少从阳极区29a、29b注入基极层1的空穴的注入量而降低逆恢复损耗。在逆恢复状态下，电场集中在控制区17a、17b、17c的底面附近。控制区17a、17b、17c的底面附近由读出区20a、20b、20c保护。因此，即使阻挡层28a、28b的杂质浓度高，耐压也不劣化。
另外，作为本发明的其他实施方式，可以制作使用实施方式1至5示出的电力半导体器件的一部分的、小信号用的二极管。
发明的效果如下
如以上说明，根据本发明，可以提供具有优良逆恢复特性的半导体器件。

Claims (16)

1.一种半导体器件，其特征在于，具备：
基极层，具有第1主表面和与第1主表面相对的第2主表面，由第1导电型半导体构成；
第1主电极层，在上述基极层的第1主表面与上述基极层连接，具备与上述第1主表面相接的阻挡层；
控制区，布置在贯通上述第1主电极层且到达上述基极层内的槽的内部；及
第2主电极层，在上述基极层的第2主表面与上述基极层连接，由第1导电型半导体构成。
2.如权利要求1所述的半导体器件，其特征在于，
上述第1主电极层还具备
第1主电极区，选择性布置在上述阻挡层内，由第2导电型半导体构成；
上述阻挡层由杂质浓度高于上述基极层的第1导电型半导体构成。
3.如权利要求2所述的半导体器件，其特征在于，还具备与上述第1主电极区连接的第1主电极。
4.如权利要求3所述的半导体器件，其特征在于，上述阻挡层与上述控制区相接，而且与上述第1主电极肖特基连接。
5.如权利要求2所述的半导体器件，其特征在于，上述阻挡层与上述控制区相接。
6.如权利要求3所述的半导体器件，其特征在于，上述阻挡层与上述第1主电极肖特基连接。
7.如权利要求2所述的半导体器件，其特征在于，上述第1主电极区与上述基极层连接。
8.如权利要求2～7任一项所述的半导体器件，其特征在于，
上述控制区具备：
控制绝缘膜，沿着上述槽的侧面及底面布置；及
导电体区，布置在上述绝缘膜的内侧。
9.如权利要求8所述的半导体器件，其特征在于，上述导电体区由多晶硅构成。
10.如权利要求2～7任一项所述的半导体器件，其特征在于，上述控制区由绝缘物构成。
11.如权利要求1所述的半导体器件，其特征在于，
上述控制区具备：
控制绝缘膜，沿着上述槽的侧面布置；及
电阻体区，布置在上述绝缘膜的内侧。
12.如权利要求11所述的半导体器件，其特征在于，上述第1主电极层由第2导电型半导体构成。
13.如权利要求11所述的半导体器件，其特征在于，
上述第1主电极层具备：
阻挡层，与上述第1主表面相接，由杂质浓度高于上述基极层的第1导电型半导体构成；及
第1主电极区，选择性布置在上述阻挡层内，由第2导电型半导体构成。
14.如权利要求11所述的半导体器件，其特征在于，上述电阻体区由多晶硅构成。
15.如权利要求11所述的半导体器件，其特征在于，还具备读出区，布置在上述基极层的内部，由与上述电阻体区连接的第2导电型半导体构成。
16.如权利要求11～15任一项所述的半导体器件，其特征在于，还具有与上述电阻体区及上述第1主电极层连接的第1主电极。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102623513A (zh) * 2011-01-31 2012-08-01 万国半导体股份有限公司 用于快速开关的带有可控注入效率的二极管结构

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2857506A1 (fr) * 2003-07-11 2005-01-14 St Microelectronics Sa Diode de redressement et de protection
US7238976B1 (en) * 2004-06-15 2007-07-03 Qspeed Semiconductor Inc. Schottky barrier rectifier and method of manufacturing the same
EP1790005A1 (en) * 2004-09-02 2007-05-30 Koninklijke Philips Electronics N.V. Contacting and filling deep-trench-isolation with tungsten
JP4843253B2 (ja) * 2005-05-23 2011-12-21 株式会社東芝 電力用半導体装置
JP2007134625A (ja) * 2005-11-14 2007-05-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP5351519B2 (ja) * 2005-12-27 2013-11-27 パワー・インテグレーションズ・インコーポレーテッド 高速回復整流器構造体の装置および方法
JP5092312B2 (ja) * 2006-08-10 2012-12-05 株式会社デンソー ダイオード
JP5103830B2 (ja) 2006-08-28 2012-12-19 三菱電機株式会社 絶縁ゲート型半導体装置
JP5206096B2 (ja) * 2008-04-25 2013-06-12 トヨタ自動車株式会社 ダイオードとそのダイオードを備えている半導体装置
JP2010098189A (ja) * 2008-10-17 2010-04-30 Toshiba Corp 半導体装置
US7960800B2 (en) * 2008-12-12 2011-06-14 Fairchild Semiconductor Corporation Semiconductor dice with backside trenches filled with elastic material for improved attachment, packages using the same, and methods of making the same
US8759942B2 (en) 2009-05-22 2014-06-24 X-Fab Semiconductor Foundries Ag Semiconductor device comprising an isolation trench including semiconductor islands
JP2010283132A (ja) * 2009-06-04 2010-12-16 Mitsubishi Electric Corp 半導体装置
JP5310291B2 (ja) * 2009-06-18 2013-10-09 富士電機株式会社 半導体装置およびその製造方法
JP2011238771A (ja) * 2010-05-11 2011-11-24 Hitachi Ltd 半導体装置
JP6301776B2 (ja) * 2010-05-26 2018-03-28 三菱電機株式会社 半導体装置
JP2012190873A (ja) * 2011-03-09 2012-10-04 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2012227429A (ja) * 2011-04-21 2012-11-15 Sanken Electric Co Ltd 半導体装置
JP5874210B2 (ja) * 2011-06-23 2016-03-02 トヨタ自動車株式会社 ダイオード
JP5821320B2 (ja) * 2011-06-23 2015-11-24 トヨタ自動車株式会社 ダイオード
WO2013014943A2 (en) * 2011-07-27 2013-01-31 Kabushiki Kaisha Toyota Chuo Kenkyusho Diode, semiconductor device, and mosfet
JP6011696B2 (ja) * 2011-07-27 2016-10-19 トヨタ自動車株式会社 ダイオード、半導体装置およびｍｏｓｆｅｔ
JP2013051345A (ja) * 2011-08-31 2013-03-14 Toyota Central R&D Labs Inc ダイオード、半導体装置およびｍｏｓｆｅｔ
JP2014063980A (ja) * 2012-08-30 2014-04-10 Toshiba Corp 半導体装置
KR101427948B1 (ko) * 2012-12-18 2014-08-08 현대자동차 주식회사 쇼트키 배리어 다이오드 및 그 제조 방법
JP5981859B2 (ja) * 2013-02-15 2016-08-31 株式会社豊田中央研究所 ダイオード及びダイオードを内蔵する半導体装置
DE102013204701A1 (de) * 2013-03-18 2014-10-02 Robert Bosch Gmbh Pseudo-Schottky-Diode
US9818743B2 (en) * 2013-06-21 2017-11-14 Infineon Technologies Americas Corp. Power semiconductor device with contiguous gate trenches and offset source trenches
US9105679B2 (en) * 2013-11-27 2015-08-11 Infineon Technologies Ag Semiconductor device and insulated gate bipolar transistor with barrier regions
JP2015170654A (ja) * 2014-03-05 2015-09-28 株式会社東芝 半導体装置
US9634128B2 (en) 2014-03-17 2017-04-25 Kabushiki Kaisha Toshiba Semiconductor device
KR20150108291A (ko) * 2014-03-17 2015-09-25 가부시끼가이샤 도시바 반도체 장치
CN104078517B (zh) * 2014-07-22 2017-05-10 苏州硅能半导体科技股份有限公司 沟槽式肖特基半导体器件
JP6126150B2 (ja) * 2015-03-06 2017-05-10 トヨタ自動車株式会社 半導体装置
JP6441192B2 (ja) 2015-09-11 2018-12-19 株式会社東芝 半導体装置
DE102016204250A1 (de) * 2016-03-15 2017-09-21 Robert Bosch Gmbh Trench basierte Diode und Verfahren zur Herstellung einer solchen Diode
CN106952945A (zh) * 2017-03-24 2017-07-14 深圳深爱半导体股份有限公司 功率半导体器件及其制造方法
DE102019125010B4 (de) * 2019-09-17 2022-08-11 Infineon Technologies Ag Leistungshalbleitervorrichtung mit einer Diode mit strukturiertem Barrieregebiet
JP7456902B2 (ja) * 2020-09-17 2024-03-27 株式会社東芝 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187690A (ja) * 1997-09-12 1999-03-30 Meidensha Corp 半導体素子
DE19750827A1 (de) * 1997-11-17 1999-05-20 Asea Brown Boveri Leistungshalbleiterbauelement mit Emitterinjektionssteuerung
JP2001332708A (ja) * 2000-05-19 2001-11-30 Nec Corp 不揮発性半導体記憶装置及びその製造方法
JP2002094061A (ja) * 2000-09-14 2002-03-29 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2606404B2 (ja) * 1990-04-06 1997-05-07 日産自動車株式会社 半導体装置
JPH07273354A (ja) 1994-03-31 1995-10-20 Shindengen Electric Mfg Co Ltd ダイオ−ド
JPH08204179A (ja) * 1995-01-26 1996-08-09 Fuji Electric Co Ltd 炭化ケイ素トレンチｍｏｓｆｅｔ
EP0726603B1 (en) * 1995-02-10 1999-04-21 SILICONIX Incorporated Trenched field effect transistor with PN depletion barrier
US6078090A (en) * 1997-04-02 2000-06-20 Siliconix Incorporated Trench-gated Schottky diode with integral clamping diode
JP3779401B2 (ja) 1996-11-29 2006-05-31 株式会社東芝 ダイオードの駆動方法
JP3356644B2 (ja) 1997-03-17 2002-12-16 株式会社東芝 半導体整流装置の駆動方法
DE19713980C2 (de) 1997-04-04 1999-03-18 Siemens Ag Leistungsdiode, Herstellungsverfahren für diese und Verwendung derselben (FCI-Diode)
JP3968912B2 (ja) 1999-05-10 2007-08-29 富士電機デバイステクノロジー株式会社 ダイオード
JP4678077B2 (ja) 1999-07-21 2011-04-27 株式会社豊田中央研究所 ダイオード
US6252258B1 (en) 1999-08-10 2001-06-26 Rockwell Science Center Llc High power rectifier

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187690A (ja) * 1997-09-12 1999-03-30 Meidensha Corp 半導体素子
DE19750827A1 (de) * 1997-11-17 1999-05-20 Asea Brown Boveri Leistungshalbleiterbauelement mit Emitterinjektionssteuerung
JP2001332708A (ja) * 2000-05-19 2001-11-30 Nec Corp 不揮発性半導体記憶装置及びその製造方法
JP2002094061A (ja) * 2000-09-14 2002-03-29 Toshiba Corp 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102623513A (zh) * 2011-01-31 2012-08-01 万国半导体股份有限公司 用于快速开关的带有可控注入效率的二极管结构
CN102623513B (zh) * 2011-01-31 2014-10-15 万国半导体股份有限公司 用于快速开关的带有可控注入效率的二极管结构

Also Published As

Publication number Publication date
JP2004186413A (ja) 2004-07-02
CN1505173A (zh) 2004-06-16
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US20060267129A1 (en) 2006-11-30
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