CN101064344A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体装置及其制造方法。该半导体装置设置有：预定导电类型的半导体衬底；异质半导体区，其与半导体衬底的第一主表面接触，该异质半导体区包括能带隙与半导体衬底的能带隙不同的半导体材料；栅极，在与异质半导体区和半导体衬底之间的接合区接近的位置处通过栅绝缘层形成栅极；源极，其连接到异质半导体区；以及漏极，其连接到半导体衬底，其中，异质半导体区包括与源极接触的接触部分，该接触部分的至少一部分区域的导电类型与半导体衬底的导电类型相同，该一部分区域的杂质浓度高于异质半导体区中被布置为通过栅绝缘层面对栅极的栅极面对部分的至少一部分区域的杂质浓度。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法。
背景技术
作为本发明背景技术的相关技术包括根据本申请人提交的日本专利申请2002-125412进行改进后的、与名称为“Siliconcarbide semiconductor device”的日本特开2003-318398号公报相对应的US2004/0217358 A1。
该公开中的相关技术描述了一种半导体装置，该半导体装置的半导体衬底包括：N+型碳化硅衬底区；在该衬底区上形成的N-型外延区；该半导体装置还包括N-型多晶硅区，以由异质结互相连接外延区和N-型多晶硅层的方式形成N-型多晶硅区，以与半导体衬底的第一主表面接触，从而N-型多晶硅层用作异质半导体区。该半导体装置还包括在外延区与N-型多晶硅区之间的接合区附近通过栅绝缘层形成的栅极。N-型多晶硅区连接到源极，N+型碳化硅衬底区具有用漏极形成的反面。
通过在将源极接地、对漏极施加预定正电压的状态下控制栅极的电位，具有这种配置的根据该相关技术的半导体装置用作开关。即，在栅极接地的状态下，对N+型多晶硅区与外延区之间的异质结施加反向偏压，从而在漏极与源极之间没有电流流过。然而，在对栅极施加预定正电压的状态下，产生了作用在N-型多晶硅区与外延区之间的异质结界面上的栅电场(gatefield)，减小了异质结平面处的能量势垒相对于栅氧化膜的界面的厚度，从而允许电流在漏极与源极之间流动。
应当指出，所述专利公开等相关技术采用异质结区作为控制电流的截止和导通的沟道，因此根据功能基本以异质势垒的厚度设置沟道长度，从而可以获得低阻的导通特性。
发明内容
然而，在所述专利公开中描述的传统结构存在N-型多晶硅区即异质半导体区与源极之间的连接处的接触电阻的减小受到限制的问题。此外，所述专利公开还描述了一种制造方法，其中，紧接在沉积多晶硅层之后将杂质注入该多晶硅层，在形成N-型多晶硅区即异质半导体区与在该异质半导体区上形成源极之间的时段期间，在中间进行热处理伴随的处理。因此，使注入多晶硅区即异质半导体区的杂质扩散，以低于与源极接触的N-型多晶硅区即异质半导体区的预定区域中的杂质浓度，从而还使异质半导体区与源极的接触电阻的减小受到限制。
实现本发明以解决相关技术中的这些问题。本发明的一个目的是提供一种可以减小异质半导体区与源极之间的接触电阻和异质半导体区中的导通电阻的半导体装置，以及容易地制造该半导体装置的制造方法。
为了实现该目的，本发明的第一方面提供一种半导体装置，该半导体装置包括：预定导电类型的半导体衬底；异质半导体区，其与半导体衬底的第一主表面接触，该异质半导体区包括能带隙与半导体衬底的能带隙不同的半导体材料；栅极，在与异质半导体区和半导体衬底之间的接合区接近的位置处通过栅绝缘层形成栅极；源极，其连接到异质半导体区；以及漏极，其连接到半导体衬底，其中，异质半导体区包括与源极接触的接触部分，该接触部分的至少一部分区域的导电类型与半导体衬底的导电类型相同，该一部分区域的杂质浓度高于异质半导体区中被布置为通过栅绝缘层面对栅极的栅极面对部分的至少一部分区域的杂质浓度。
本发明的第二方面提供一种半导体装置的制造方法，该半导体装置的制造方法包括：形成半导体衬底：通过在衬底上外延生长半导体以形成半导体衬底；形成异质半导体区：将导电类型与半导体衬底的导电类型相同或者不同的杂质注入半导体衬底的第一主表面，在第一主表面中形成能带隙与半导体衬底的能带隙不同的异质半导体区的前驱层，然后对异质半导体区的前驱层的预定区域进行刻蚀以将前驱层图案化为异质半导体区；形成栅极前驱层：通过栅绝缘层在异质半导体区的第一主表面和半导体衬底的第一主表面上形成栅极的前驱层；注入栅极前驱层杂质：将导电类型与半导体衬底的导电类型相同或者不同的杂质注入上述形成的栅极的前驱层；形成栅极：使用预定掩模材料对栅极的前驱层进行刻蚀，以将前驱层图案化为栅极；在栅绝缘层和栅极上形成层间绝缘膜；形成连接到半导体衬底的漏极；形成接触孔：使用预定绝缘层对层间绝缘膜和栅绝缘层进行刻蚀，以形成接触孔；形成接触区：将导电类型与半导体衬底的导电类型相同的杂质注入异质半导体区中的至少包括布置有接触孔的区域的区域中以形成接触区；以及通过接触孔形成与接触区接触的源极。
根据第一方面，异质半导体区包括与源极接触的接触部分，该接触部分的至少一部分区域的导电类型与半导体衬底的导电类型相同，该一部分区域的杂质浓度高于异质半导体区中被布置为通过栅绝缘层面对栅极的栅极面对部分的至少一部分区域的杂质浓度，从而可以减小异质半导体区与源极的接触电阻，从而减小该半导体装置的导通电阻。
附图说明
从以下结合附图进行的说明以及所附权利要求，本发明的示例性实施例将变得更充分明显。应当理解，这些附图仅示出示例性实施例，因此，不能认为其限制本发明的范围，通过使用附图更具体和详细地说明本发明的示例性实施例，其中：
图1是根据本发明第一实施例的半导体装置的结构的截面图；
图2是与根据本发明第一实施例的图1的半导体装置不同的半导体装置的结构的截面图；
图3是根据本发明第一实施例的半导体装置的制造工序的第一步骤的中间产品的示例性结构的截面图；
图4是根据本发明第一实施例的半导体装置的制造工序的第二步骤的中间产品的示例性结构的截面图；
图5是根据本发明第一实施例的半导体装置的制造工序的第三步骤的中间产品的示例性结构的截面图；
图6是根据本发明第一实施例的半导体装置的制造工序的第四步骤的中间产品的示例性结构的截面图；
图7是根据本发明第一实施例的半导体装置的制造工序的第五步骤的中间产品的示例性结构的截面图；
图8是根据本发明第一实施例的半导体装置的制造工序的第六步骤的中间产品的示例性结构的截面图；
图9是根据本发明第一实施例的半导体装置的制造工序的第七步骤的中间产品的示例性结构的截面图；
图10是根据本发明第一实施例的半导体装置的制造工序的第八步骤的中间产品的示例性结构的截面图；
图11是与根据本发明第一实施例的图1的半导体装置不同的半导体装置的结构的截面图；
图12是与根据本发明第一实施例的图1的半导体装置不同的半导体装置的制造工序的第四步骤的中间产品的示例性结构的截面图；
图13是与根据本发明第一实施例的图1的半导体装置不同的半导体装置的制造工序的第五步骤的中间产品的示例性结构的截面图；
图14是与根据本发明第一实施例的图1的半导体装置不同的半导体装置的制造工序的第六步骤的中间产品的示例性结构的截面图；
图15是与根据本发明第一实施例的图1的半导体装置不同的半导体装置的制造工序的第七步骤的中间产品的示例性结构的截面图；
图16是与根据本发明第一实施例的图1的半导体装置不同的半导体装置的制造工序的第八步骤的中间产品的示例性结构的截面图；
图17是与根据本发明第一实施例的图11的半导体装置不同的半导体装置的结构的截面图；
图18是与根据本发明第一实施例的图11的半导体装置不同的半导体装置的制造工序的第六步骤的中间产品的示例性结构的截面图；
图19是与根据本发明第一实施例的图11的半导体装置不同的半导体装置的制造工序的第七步骤的中间产品的示例性结构的截面图；
图20是与根据本发明第一实施例的图11的半导体装置不同的半导体装置的制造工序的第八步骤的中间产品的示例性结构的截面图；
图21是与根据本发明第一实施例的图11的半导体装置进一步不同的半导体装置的结构的截面图；
图22是根据本发明第二实施例的半导体装置的结构的截面图；
图23是根据本发明第二实施例的半导体装置的制造工序的第一步骤的中间产品的示例性结构的截面图；
图24是根据本发明第二实施例的半导体装置的制造工序的第二步骤的中间产品的示例性结构的截面图；
图25是根据本发明第二实施例的半导体装置的制造工序的第三步骤的中间产品的示例性结构的截面图；
图26是根据本发明第二实施例的半导体装置的制造工序的第四步骤的中间产品的示例性结构的截面图；
图27是根据本发明第二实施例的半导体装置的制造工序的第五步骤的中间产品的示例性结构的截面图；
图28是根据本发明第二实施例的半导体装置的制造工序的第六步骤的中间产品的示例性结构的截面图；
图29是与根据本发明第二实施例的图24的半导体装置不同的半导体装置的制造工序的第二步骤的中间产品的示例性结构的截面图；
图30是与根据本发明第二实施例的图25的半导体装置不同的半导体装置的制造工序的第三步骤的中间产品的示例性结构的截面图；
图31是与根据本发明第二实施例的图26的半导体装置不同的半导体装置的制造工序的第四步骤的中间产品的示例性结构的截面图；
图32是与根据本发明第二实施例的图22的半导体装置不同的半导体装置的结构的截面图；
图33是与根据本发明第二实施例的图22的半导体装置不同的半导体装置的制造工序的第五步骤的中间产品的示例性结构的截面图；
图34是与根据本发明第二实施例的图22的半导体装置不同的半导体装置的制造工序的第六步骤的中间产品的示例性结构的截面图；
图35是根据本发明第三实施例的半导体装置的结构的截面图；
图36是与根据本发明第三实施例的图35的半导体装置不同的半导体装置的结构的截面图；
图37是根据本发明第三实施例的半导体装置的制造工序的第五步骤的中间产品的示例性结构的截面图；
图38是根据本发明第三实施例的半导体装置的制造工序的第六步骤的中间产品的示例性结构的截面图；
图39是根据本发明第三实施例的半导体装置的制造工序的第七步骤的中间产品的示例性结构的截面图；
图40是根据本发明第三实施例的半导体装置的制造工序的第八步骤的中间产品的示例性结构的截面图；
图41是与根据本发明第三实施例的图35的半导体装置不同的半导体装置的结构的截面图；
图42是与根据本发明第三实施例的图36的半导体装置不同的半导体装置的结构的截面图；
图43是与根据本发明第三实施例的图41的半导体装置不同的半导体装置的结构的截面图；以及
图44是与根据本发明第三实施例的图42的半导体装置不同的半导体装置的结构的截面图。
具体实施方式
下面，参考附图详细说明本发明的优选实施例。相同的附图标记表示相同的部件。
第一实施例
结构例子
图1是根据本发明第一实施例的半导体装置100的结构的截面图。虽然示出了图1的半导体装置100的两个结构单元互相并置的截面，但是实际上以并联的方式形成多个这种单元以形成半导体装置。应当指出，基于示例性地采用碳化硅作为衬底材料的半导体装置来说明本实施例。
该半导体装置包括：衬底区1，示例性地由作为碳化硅的多型(多晶硅型)呈现4H(四-六方晶系(four-hexagonal))型的N+型(“+”意为高浓度)碳化硅制成；以及N-型(“-”意为低浓度)漏区2，其形成在衬底区1上以建立半导体衬底。在与漏区2的和衬底区1的接合表面相对的第一主表面上的例如外围区域的预定区域上，以与第一主表面接触的方式形成由与该半导体衬底具有相同导电类型的例如N型的多晶硅制成的第一异质半导体区3(作为第一导电类型的N型异质半导体区3)。即，在能带隙彼此不同的碳化硅材料与多晶硅材料之间的异质结中形成漏区2与第一异质半导体区3之间的接合区，从而在结界面处存在能量势垒。该半导体装置还包括栅绝缘层4，栅绝缘层4以与第一异质半导体区3和漏区2二者接触而不在漏区2的表面层部分的第一主表面中开凿沟槽的方式由氧化硅膜示例性地制成。该半导体装置还包括栅极5，栅极5形成在栅绝缘层4的例如中心区域的预定区域中。
图1中的半导体装置100的第一异质半导体区3中包括N+型低阻区6，低阻区6是沿着异质半导体区的第一主表面从异质半导体区3中低阻区6在其端部与源极7接触的至少一部分开始直到低阻区6通过栅绝缘层4位于栅极5的外围部分的正下方并与其相邻的位置形成的，从而将低阻区6连接到源极7。即，图1的半导体装置100包括：与源极7接触的接触部分6a；以及夹在栅极面对部分3a与接触部分6a之间的导电部分6b，从而将作为低阻区6形成的两个部分6a、6b中的每一个配置为与作为第一异质半导体区3的一部分所形成的栅极面对部分3a的杂质浓度(N-型)即布置在通过栅绝缘层4面朝栅极5并与栅极5相邻的位置的栅极面对部分3a的杂质浓度(N-型)相比，具有高杂质浓度(N+型)。该半导体装置包括漏极8，将漏极8形成为连接到衬底区1。层间绝缘膜9使栅极5与源极7互相绝缘。
在本实施例中，图1所示的半导体装置100具有如下示例性结构：栅极5通过栅绝缘层4与第一异质半导体区3和漏区2二者邻接，而不在漏区2的第一主表面的中心部分中即与栅绝缘层4接触的漏区的表面中开凿沟槽。然而，能以所谓的沟槽配置提供如图2所示的半导体装置100A，所谓的沟槽配置包括以将栅极5通过栅绝缘层4埋入开在漏区2中的沟槽中的方式在漏区2的第一主表面的中心部分开凿的沟槽。应当指出，图2是根据本发明第一实施例的与图1的半导体装置不同的半导体装置的结构的截面图。
制造方法例子
参考图3至图10说明图1所示的根据本发明第一实施例的半导体装置100的制造方法。图3至图10分别是根据本发明第一实施例的半导体装置100的制造工序的各步骤的中间产品的示例性结构的截面图，其分别示出第一步骤至第八步骤的中间产品的示例性结构。
如图3所示的第一步骤(半导体衬底形成步骤；以及异质半导体区的前半部分形成步骤)的截面图所示的，在通过在N+型衬底区1上外延生长N-型漏区2而形成的N型碳化硅半导体衬底上形成示例性地使用LP-CVD(低压化学汽相沉积，LowPressure Chemical Vapor Deposition)方法产生的多晶硅层。通过使用离子注入法将磷或者砷等杂质注入该多晶硅层将该多晶硅层形成为N-型第一异质半导体区3的前驱层。不使用LP-CVD方法，例如，可以由在使用电子束汽相沉积方法或者溅射方法沉积硅层之后使用激光退火使该硅层再结晶来形成该多晶硅层，或者例如，可以由通过分子束取向生长异质外延生长的单晶硅形成该多晶硅层。此外，不限于离子注入法，可以采用固相扩散法或者汽相扩散法作为将杂质掺入该多晶硅层的方法。
接下来，如图4所示的第二步骤(异质半导体区的后半部分形成步骤)的截面图所示的，示例性地使用光刻法在N-型第一异质半导体区3的前驱层的预定区域(外围区域)上分别形成预定掩模材料，然后通过反应离子刻蚀(干刻蚀)对N-型第一异质半导体区3的前驱层选择性地进行刻蚀，从而形成配置有外围区域的第一异质半导体区3。这时，可以采用SiO2膜或者SiN膜等不同的材料作为掩模材料。还可以采用湿刻蚀法或者使用氧化和使用氧化膜去除的刻蚀方法等不同的刻蚀方法作为第一异质半导体区3的前驱层的刻蚀方法。
此外，在对第一异质半导体区3的前驱层进行刻蚀之后去除了掩模材料的状态下，通过例如在900℃通过干O2氧化形成牺牲氧化膜，随后通过使用例如氟化铵和氢氟酸的混合溶液进行湿刻蚀去除该牺牲氧化膜，可以实现由于干刻蚀而产生的刻蚀损坏的消除。虽然将使用干O2进行氧化示例性地称为牺牲氧化膜的形成方法，但是可以使得在氧化膜中捕获包含刻蚀损坏的漏区2的区域的任意方法均可行。此外，根据掩模材料的类型，可以在仍保留掩模材料的状态下实现牺牲氧化等刻蚀损坏消除步骤。
接下来，如图5所示的第三步骤(栅极前驱层形成步骤)的截面图所示的，沿着第一异质半导体区3和漏区2的表面层部分形成栅绝缘层4。可以使用热氧化来形成栅绝缘层4，或者可以采用使用CVD方法形成的氧化膜来形成栅绝缘层4。还可以在形成氧化膜之后在预定温度或者预定环境下实现退火步骤。接回前文，随后在栅绝缘层4上沉积例如使用LP-CVD方法形成的多晶硅层作为栅极5的前驱层。
然后，如图6所示的第四步骤(栅极形成步骤)的截面图所示的，在栅极5的前驱层的预定区域(中心区域)上示例性地使用光刻形成预定掩模材料10，示例性地使用反应离子刻蚀(干刻蚀)对栅极5的前驱层选择性地进行刻蚀，从而将前驱层图案化为栅极5。这时，可以采用SiO2膜或者SiN膜等不同的材料作为掩模材料10。
接下来，如图7所示的第五步骤(低阻区形成步骤和栅极层杂质注入步骤)的截面图所示的，在去除了掩模材料10之后，示例性地使用离子注入法将磷或者砷作为杂质同时注入第一异质半导体区3的表面层部分中和栅极5中。虽然针对将杂质通过栅绝缘层4注入第一异质半导体区3的表面层部分的情况说明了本实施例，但是可以在去除了栅绝缘层4与第一异质半导体区要注入杂质的一部分相接触的预定部分之后注入杂质。还可以采用固相扩散法或者汽相扩散法来注入杂质。
然后，如图8所示的第六步骤(层间绝缘膜形成步骤)的截面图所示的，在栅绝缘层4和栅极5上形成由例如使用CVD方法形成的氧化硅膜制成的层间绝缘膜9，示例性地使用热处理使在图7的第五步骤中注入第一异质半导体区3的表面层部分和栅极5中的杂质活化，从而分别形成N+型低阻区6和N+型栅极5(符号“+”表示高浓度)。由于这里可以通过控制热处理的温度、时间等来容易地控制低阻区6的扩散深度，所以能以通过栅绝缘层4也位于栅极5的外围的正下方并与其邻接的方式形成低阻区6。
接下来，如图9所示的第七步骤(漏极形成步骤以及接触孔形成步骤)的截面图所示的，使得使用例如由钛(Ti)或者镍(Ni)制成的漏极8形成与该半导体装置的反面侧相对应的衬底区1。随后，使用在层间绝缘膜9的(外围区域之外)预定区域上形成的预定掩模材料12，从而例如使用反应离子刻蚀(干刻蚀)对层间绝缘膜9的外围区域选择性地进行刻蚀，以形成接触孔。
最后，如图10所示的第八步骤(源极形成步骤)的截面图所示的，去除掩模材料12，然后通过以经过接触孔连接到低阻区6的方式连续沉积钛(Ti)和铝(Al)来形成源极7，从而完成图1所示的根据本发明第一实施例的半导体装置100。
如上所述，可以使用传统的制造技术容易地生产本实施例的半导体装置100。
此外，在本实施例中，以至少在使用预定掩模材料10使栅极5图案化的图6的第四步骤之后的顺序安排图7的第五步骤所示的将杂质注入第一异质半导体区3和栅极5的步骤，从而允许形成低阻区6，而不受在形成栅绝缘层4之时、之前或者之后进行的热处理的影响，可以非常容易地控制低阻区6的杂质浓度、厚度等。尤其是，当如在本实施例中采用多晶硅作为第一异质半导体区3时，与采用单晶硅相比使得杂质扩散快，使得可以避免该多晶硅经受用于提高该栅绝缘层4的质量的热处理，因此最后可以显著提高形成低阻区6的可控性。
如上所述，在第一异质半导体区3中形成低阻区6可以进一步减小第一异质半导体区3与源极7的接触电阻。此外，以在低阻区6的下方与漏区2接触的区域中(即，在通过其中的异质结连接的区域中)形成第一异质半导体区3的方式，示例性地在第一异质半导体区3的表面层部分中以预定厚度形成本实施例中的低阻区6，从而可以获得由漏区2与第一异质半导体区3之间的异质结确定的耐压。
此外，如图7的第五步骤所示的在将杂质注入本实施例中的第一异质半导体区3中时，使用栅极5将杂质选择性地注入第一异质半导体区3例如外围区域的预定区域中，从而没有杂质注入布置在面朝栅极5并与栅极5邻接的位置处的栅极面对部分3a。这允许将栅极面对部分3a配置为作为与传统结构具有相同的开关特性的沟道部分，而通过配置有接触部分6a和导电部分6b的低阻区6以低阻互相连接源极7和栅极面对部分3a，从而与传统结构相比可以进一步减小导通电阻。
此外，如图7的第五步骤所示的在将杂质注入本实施例中的第一异质半导体区3中时，同时将杂质注入栅极5，以使栅极5成为N+型，从而可以简化了N+型杂质注入步骤，使得可以限制制造成本。
应当指出，以如下示例性的方式配置了图1的半导体装置100：连接到源极7的低阻区6的接触部分与半导体衬底与第一异质半导体区3的表面层部分相对的漏区2侧的第一主表面平行。然而，还能够以通过低阻区6即通过第一异质半导体区3到达漏区2的位置的深度形成将低阻区6连接到源极7的接触孔，形成低阻区6的端部即侧面部分(与半导体衬底的第一主表面不平行的侧面)以与源极7接触。即，在这种情况下，将在第一异质半导体区3中形成的低阻区6配置为低阻区6在与半导体衬底的漏区2的第一主表面不平行的表面处与源极7接触。
操作例子
现在，针对操作例子说明图1所示的半导体装置100。通过示例性地将源极7接地、对漏极8施加正电位来使用本实施例。
首先，当将栅极5示例性地保持在地电位或者负电位时，半导体装置100保持非导通状态。其原因是在第一异质半导体区3与漏区2之间的异质结界面上形成了阻止导电电子的能量势垒。
使用允许形成预定厚度的低阻区6并且在与漏区2接触的低阻区6下方的区域中形成第一异质半导体区3的情况的上述制造方法提供本实施例。这可以获得由漏区2与第一异质半导体区3之间的异质结确定的耐压。
接下来，当对栅极5施加正电位以使非导通状态转变到导通状态时，栅极电场通过栅绝缘层4扩展直到第一异质半导体区3与漏区2接触的异质结界面，从而在第一异质半导体区3的栅极面对部分3 a的表面层部分以及漏区2的表面层部分处与栅极5相邻地形成导电电子存储层。其结果是使与栅极5邻接的第一异质半导体区3与漏区2之间的结界面处的第一异质半导体区3侧的电位降低，而使漏区2侧的能量势垒变陡峭，从而可以通过该能量势垒传导导电电子。
这时，如上所述，在将杂质注入本实施例中的第一异质半导体区3时，使用栅极5将杂质选择性地注入第一异质半导体区3的外围区中，使得没有杂质注入第一异质半导体区3面朝栅极5的中心部分处的栅极面对部分3a，从而产生几乎不屏蔽栅电场的结构。这可以使漏区2侧的能量势垒更陡峭，从而可以获得更高的导通特性。此外，使用低阻区6能够以与传统结构相比的低阻来产生用来将栅极面对部分3a连接到源极7的部分，还可以减小与源极7的接触电阻，从而可以进一步减小导通电阻。
接下来，再一次使栅极5具有地电位以使该半导体装置从导通状态转变为非导通状态，使得释放存储在第一异质半导体区3与漏区2之间的异质结界面处的导电电子的存储状态，从而停止使导电电子隧穿通过该能量势垒。之后，停止从第一异质半导体区3到漏区2中的导电电子流，随后包含在漏区2中的导电电子流出到衬底区1中，因此耗尽该导电电子，这时耗尽层从具有第一异质半导体区3的异质结区扩展到漏区2侧，从而产生非导通状态。
在本实施例中，还可以示例性地将源极7接地、对漏极8施加负电位，从而实现反向导通(回流操作)。
例如，当将源极7和栅极5各自保持在地电位、对漏极8施加预定负电压时，阻止导电电子的能量势垒消失，因此导电电子从漏区2侧流入第一异质半导体区3例，从而实现反向导通状态。这时，仅使用导电电子实现导通，而无需注入正空穴，从而还可以减小由于从反向导通状态转变到非导通状态时的反向恢复电流产生的损耗。应当指出，还可以将栅极5用作施加控制电压的控制电极，而不将栅极5接地。
虽然示例性地说明了图1的半导体装置100关于本实施例的特征，但是甚至图2的半导体装置100A的这种结构以及稍后说明的图11的半导体装置100B、图17的半导体装置100C和图21的半导体装置100D的这种结构中，也可以完全相同地实现该特征。
如以上详细说明的，与栅极面对部分3a的至少一部分区域相比，至少增大了从面朝栅极5的外围部分的栅极面对部分3a的附近开始延伸到连接到源极7的第一异质半导体区3的接触部分的第一异质半导体区3的可应用部分(applicable part)的杂质浓度，从而可以减小用作低阻区6的可应用部分的电阻，还可以减小与源极7的接触电阻，从而分别可以减小半导体装置100和100A的导通电阻。
关于制造方法，至少在栅极5的图案化步骤之后将杂质注入第一异质半导体区3以形成低阻区6，从而可以形成低阻区6，而不受在形成栅绝缘层4之前和之后执行的热处理的影响，可以非常容易地控制低阻区6的杂质浓度、厚度等。这可以进一步确保减小与源极7的接触电阻。
第一实施例的半导体装置的不同结构例子
图11是与根据本发明第一实施例的图1和图2的半导体装置进一步不同的半导体装置的结构的截面图。图11的半导体装置100B与图1的半导体装置100的不同之处在于栅极的导电类型不同，以N+型即第一导电类型为例说明了半导体装置100的栅极5，以包括作为第二导电类型的P+型的栅极13的情况为例说明图11的半导体装置100B。
制造方法例子
参考图12至16说明根据本发明第一实施例的具有进一步不同结构的图11所示的半导体装置100B的制造方法。这里，图12至图16是与根据本发明第一实施例的图1进一步不同的半导体装置100B的制造工序的各步骤的中间产品的示例性结构的截面图，其分别示出例如在半导体装置100的制造方法的可应用中间步骤之后的第四步骤至第八步骤的中间产品的示例性结构。
即，采用与图1的半导体装置100的图3至图5中的步骤相同的步骤作为该半导体装置直到在形成在第一异质半导体区3和漏区2的表面层部分处的栅绝缘层4上沉积要形成为栅极的多晶硅层的第一步骤至第三步骤，然后对该半导体装置执行的处理进行到图12的第四步骤。
首先，如图12所示的第四步骤(栅极层杂质注入步骤)的截面图所示的，使用离子注入法、固相扩散法、汽相扩散法等方法将硼注入在栅绝缘层4上沉积的多晶硅层中，从而形成P+型栅极13的前驱层。
接下来，如图13所示的第五步骤(栅极形成步骤)的截面图所示的，与图6的第四步骤类似，示例性地使用光刻在栅极13的前驱层的预定区域(中心区域)上形成预定掩模材料10，示例性地使用反应离子刻蚀(干刻蚀)对栅极13的前驱层选择性地进行刻蚀，从而将该前驱层图案化为栅极13。这时，可以采用SiO2膜或者SiN膜等不同的材料作为掩模材料10。
然后，如图14所示的第六步骤(低阻区形成步骤)的截面图所示的，与图7的第五步骤不同，在不去除掩模材料10的状态下示例性地使用离子注入法将磷或者砷作为杂质注入第一异质半导体区3的表面层部分。这时，在本例子中，与图7的第五步骤不同，掩模材料10位于栅极13上，因此没有杂质到达栅极13。针对通过栅绝缘层4将杂质注入第一异质半导体区3的表面层部分的情况说明本例子。然而，与对图7的第五步骤提出的修改类似，可以在去除与第一异质半导体区要注入杂质的部分接触的栅绝缘层4的预定部分之后注入杂质。还可以采用固相扩散法或者汽相扩散法注入杂质。
接下来，如图15所示的第七步骤(层间绝缘膜形成步骤)的截面图所示的，在去除了掩模材料10之后在栅绝缘层4和栅极13上形成由例如使用CVD方法形成的氧化硅膜构成的层间绝缘膜9，示例性地使用热处理使在图14的第六步骤中注入第一异质半导体区3的表面层部分中的杂质活化，从而形成N+型低阻区6。与图8的第六步骤类似，由于这里可以通过控制热处理的温度、时间等容易地控制低阻区6的扩散深度，所以能够以使低阻区6也通过栅绝缘层4位于栅极13的外围正下方并与其邻接的方式形成低阻区6。
最后，如图16所示的第八步骤(漏极形成步骤、接触孔形成步骤、以及源极形成步骤)的截面图所示的，与图9所示的第七步骤类似，使得对应于该半导体装置的反面侧的衬底区1形成有例如由钛(Ti)或者镍(Ni)制成的漏极8。随后，使用形成在层间绝缘膜9的(外围区域之外)预定区域上的预定掩模材料，从而例如采用反应离子刻蚀(干刻蚀)对层间绝缘膜9的预定刻蚀区域(外围区域)选择性地进行刻蚀，以打开接触孔。之后，与图10所示的第八步骤类似，去除形成在层间绝缘膜9上的掩模材料，然后通过以经过接触孔连接到低阻区6的方式连续沉积钛(Ti)和铝(Al)来形成源极7，从而完成图11所示的根据本发明第一实施例的进一步不同的半导体装置100B。
如上所述，采用图12至图16所示的本发明的制造方法可以使用传统制造技术容易地实现本实施例的半导体装置100B的配置。
根据图11所示的半导体装置100B的配置，在本例子中，除了通过图1所示的半导体装置100的结构可以获得的效果之外，还可以使非导通状态更确定。即，当将栅极13保持在地电位时，例如，与图1所示的N+型栅极5与漏区2之间的功函数差相比，P+型栅极13与漏极2之间的功函数差增大了硅能带隙的量，从而进一步增大了扩展到漏区2侧的内部电场。这进一步限制了扩展跨过与栅极13邻接的异质结区的漏极电场，从而可以进一步减小尤其是在与栅极13邻接的第一异质半导体区3的外围部分产生的漏电流。
第一实施例中进一步不同的半导体装置的结构例子
参考图1至图16，说明了如下配置例子：在第一异质半导体区3的表面层部分中形成的低阻区6通过栅绝缘层4从栅极5(或者栅极13)的外围部分的正下方开始扩展到栅极7的正下方。然而，使用本发明的制造方法也可以容易地形成如图17所示的被配置为仅减小与栅极7的接触电阻的结构。
图17是与根据本发明第一实施例的图11所示的半导体装置不同、与根据本发明第一实施例的图1所示的半导体装置进一步不同的半导体装置的结构的截面图。
图17所示的半导体装置100C与图11所示的半导体装置100B和图1所示的半导体装置100的不同之处在于所形成的第一异质半导体区3中的低阻区的面积不同。即，虽然以图11所示的半导体装置100B和图1所示的半导体装置100为例说明了在第一异质半导体区3从栅极5(或者栅极13)的外围部分正下方直到源极7的正下方的表面层部分中形成低阻区6的情况，但是以图17所示的半导体装置100C为例说明至少在与源极7部分接触的第一异质半导体区3的表面层部分中形成N+型接触区14的情况。应当指出，虽然图17所示的半导体装置100C与图11所示的半导体装置100B类似地示例性地展示导电类型是P+型的栅极13，但是也可以采用对应于图1所示的栅极的这种N+型栅极。
制造方法例子
参考图18至图20说明根据本发明第一实施例具有进一步不同结构的半导体装置100C的制造方法。这里，图18至图20是与图11进一步不同的根据本发明第一实施例的半导体装置100C的制造工序的各步骤的中间产品的示例性结构的截面图，其分别示出例如半导体装置100B的制造方法的可应用中间步骤之后的第六步骤至第八步骤的中间产品的示例性结构。
即，采用与例如直到图11所示的半导体装置100的图13所示的第五步骤(栅极形成步骤)的步骤相同的步骤作为该半导体装置的直到对栅极13的前驱层选择性地进行刻蚀以将该层图案化为栅极13的第一步骤至第五步骤，然后，对该半导体装置的处理进行到图18所示的第六步骤。类似地，在使衬底区1具有与图1所示的半导体装置100的半导体衬底相同的导电类型的情况下，在执行了本实施例中与直到图6所示的第四步骤的步骤相同的步骤之后，本实施例的处理进行到图18所示的第六步骤(在这种情况下，被认为是第五步骤)。
首先，如图18所示的第六步骤(层间绝缘膜形成步骤)的截面图所示，例如，在去除了在图13所示的步骤中在栅极13的预定区域(中心区域)上形成的掩模材料10之后，在栅绝缘层4和栅极13上形成由示例性地使用CVD方法形成的氧化硅膜制成的层间绝缘膜9。
接下来，如图19所示的第七步骤(漏极形成步骤、接触孔形成步骤以及接触区形成步骤)的截面图所示，使得对应于该半导体装置反面侧的衬底区1形成有例如由钛(Ti)或者镍(Ni)制成的漏极8。随后，使用在层间绝缘膜9的(外围区域之外的)预定区域上形成的预定掩模材料12，从而使用反应离子刻蚀(干刻蚀)方法对层间绝缘膜9和栅绝缘层4的预定刻蚀区域(外围区域)选择性地进行刻蚀，以打开接触孔。
之后，在不去除掩模材料12的状态下示例性地使用离子注入法将磷或者砷作为杂质注入该表面层部分。这时，因为在本例子中掩模材料12仍然位于层间绝缘膜9上，因此没有杂质到达层间绝缘膜9。此外，虽然针对直接将杂质注入第一异质半导体区3的表面层部分的情况说明了本例子，但是可以通过栅绝缘层4和层间绝缘膜9注入杂质。还可以采用固相扩散法或者汽相扩散法注入杂质。
接下来，如图20所示的第八步骤(源极形成步骤)的截面图所示，在去除了掩模材料12之后进行预定热处理活化在图19所示的第七步骤注入的杂质，从而形成接触区14。此外，通过以经过接触孔连接到接触区14的方式连续沉积钛(Ti)和铝(Al)来形成源极7，从而完成与根据本发明第一实施例的图11所示的半导体装置不同的半导体装置100C。
虽然图17所示的半导体装置100C的该制造例子采用与图1所示的半导体装置100和图11所示的半导体装置100B的制造方法部分不同的制造方法，但是可以在图20所示的第八步骤中跨过异质半导体区的外围部分形成接触区14以与源极7接触，而不受在形成栅绝缘层4之时、之前或者之后进行热处理的影响，从而非常便于控制接触区14的杂质浓度、厚度等。尤其是，当如在本实施例中采用多晶硅作为第一异质半导体区3时，与采用单晶硅相比使得杂质扩散快，从而使得可以避免该多晶硅经受用于提高该栅绝缘层4的质量的热处理，因此最后可以显著提高形成接触区14的可控性。
如上所述，在第一异质半导体区3中形成接触区14可以进一步减小第一异质半导体区3与源极7的接触电阻。此外，在本例子中，示例性地在第一异质半导体区3的表面层部分中形成具有预定厚度接触区14，通过形成第一异质半导体区3来提供与漏区2侧接触的接触区下方的区域，从而可以获得由漏区2与第一异质半导体区3之间的异质结确定的耐压。
在参考图1至20说明的本实施例中，说明了仅在第一异质半导体区3的表面层部分中形成低阻区6或者接触区14的情况。然而，例如在图21(图21示例性地示出低阻区6的情况)所示的半导体装置100D的情况下，不仅可以在第一异质半导体区3的外围部分处的表面层部分中形成低阻区6或者接触区14，而且可以深入第一异质半导体区3与漏区2接触的区域中形成低阻区6或者接触区14。其原因是只要第一异质半导体区3中与源极7接触的接触部分6a的导电类型是与构成半导体衬底的漏区2的导电类型相同的第一导电类型，并且只要接触部分6a的杂质浓度至少高于第一异质半导体区3中通过栅绝缘层4面对栅极5布置的栅极面对部分3a的杂质浓度，即可以展示本发明的特征。应当指出，图21是与根据本发明第一实施例的图11所示的半导体装置进一步不同的半导体装置的结构的截面图。
即，此外，在图21所示的半导体装置100D中，与图1所示的半导体装置100、图2所示的半导体装置100A、图11所示的半导体装置100B以及图17所示的半导体装置100C类似，没有杂质注入第一异质半导体区3面对栅极5布置的栅极面对部分3a中以产生几乎不屏蔽栅电场的结构，从而在导通时可以使漏区2侧的能量势垒更陡峭，从而最终获得更高的导通性能。
此外，使用低阻区6能够以与传统结构相比的低阻来产生用来将面朝栅极5的栅极面对部分3a连接到源极7的部分，从而可以减小导通电阻，还可以减小与源极7的接触电阻，从而可以进一步减小导通电阻。应当指出，虽然基于对应于图1所示的半导体装置100的例子展示了图21所示的半导体装置100D的配置，但是该配置也可以分别应用于对应于图2所示的半导体装置100A、图11所示的半导体装置以及图17所示的半导体装置100C的结构。
此外，在第一异质半导体区位于低阻区6下方并且从低阻区6向下延伸到与构成例如图1所示的半导体装置100或者图2所示的半导体装置100A中的半导体衬底的漏区2相接触的至少一部分区域中，可以设置由包含以邻接区的导电类型和/或杂质浓度彼此不同的方式所注入的杂质的多个区域形成的这种分层结构；在这种情况下，可以将与该半导体衬底的漏区2接触的结构的至少一部分区域配置为与源极7接触。
第二实施例
说明根据本发明第二实施例的半导体装置。
图22是根据本发明第二实施例的半导体装置的结构的截面图。虽然示出了图22的半导体装置200的两个结构单元互相并置的截面，但是实际上以并联的方式形成多个这种单元以形成半导体装置。应当指出，与第一实施例类似，也基于示例性地采用碳化硅作为衬底材料的半导体装置来说明本实施例。下面，详细说明与图1所示的第一实施例的配置不同的配置。
在图1所示的第一实施例的半导体装置100中，在低阻区6与漏区2之间形成了导电类型与半导体衬底相同的N型第一异质半导体区3。然而，在本实施例中的图22所示的半导体装置200中，在仅在沟道部分即面朝栅极5的栅极面对部分3a处形成第一异质半导体区3的同时，以与漏区2接触的方式形成导电类型与半导体衬底的导电类型不同的P型第二异质半导体区15。
虽然示出图22中的半导体装置200中的第二异质半导体区15与源极7不接触，但是至少在例如该图深度方向上的预定部分的部分区域中可以将第二异质半导体区15连接到源极7。应当指出，在表面层部分(漏区2的对侧)处，与图1所示的根据第一实施例的半导体装置100类似，通过栅绝缘层4与栅极5的外围部分邻接地形成N+型低阻区6，将低阻区6连接到源极7。
制造方法例子
参考图23至图28说明图22所示的根据本发明第二实施例的半导体装置200的制造方法。图23至图28分别是根据本发明第二实施例的半导体装置200的制造工序的各步骤的中间产品的示例性结构的截面图，其分别示出第一步骤至第六步骤的中间产品的示例性结构。
首先，如图23所示的第一步骤(半导体衬底形成步骤和异质半导体区域的前半部分形成步骤)的截面图所示，在通过在N+型衬底区1上外延生长N-型漏区2而形成的N型碳化硅半导体衬底上形成示例性地使用LP-CVD方法产生的多晶硅层。此外，事先在N-型第一异质半导体区3的层内形成P型第二异质半导体区15。
图23的第一步骤示出仅在第一异质半导体区3的预定部分(漏区2侧的外围区域)处形成P型第二异质半导体区15的情况。然而，当P型第二异质半导体区15的杂质浓度低于要使用后面的步骤形成的低阻区6的杂质浓度时，这时，可以形成P型第二异质半导体区15，使其扩展到稍后要形成低阻区6的表面层部分(与漏区2相对的异质半导体区的外围部分处的区域)。
这里，形成如图23所示的包括位于第一异质半导体区3与漏区2接触的预定部分中的P型第二异质半导体区15的结构的方法的例子包括沉积多晶硅层、随后将硼作为杂质注入该多晶硅层的预定区域、并在其上堆叠另一个多晶硅层的方法，以及沉积多晶硅层、随后将硼作为杂质注入该多晶硅层的预定区处的预定深度(即注入多晶硅层与漏区2侧接触的外围区域)的方法。
接下来，如图24所示的第二步骤(异质半导体区的前半部分形成步骤和栅极前驱层形成步骤)的截面图所示，与第一实施例的图4所示的第二步骤类似，示例性地使用光刻法在N-型第一异质半导体区3的前驱层的预定区域(外围区域)上分别形成预定掩模材料，然后通过反应离子刻蚀(干刻蚀)对N-型第一异质半导体区3的前驱层选择性地进行刻蚀，从而形成配置有外围区域的第一异质半导体区3。这时，可以采用SiO2膜或者SiN膜等不同的材料作为掩模材料。还可以采用湿刻蚀法或者使用氧化和使用氧化膜去除的刻蚀方法等不同的刻蚀方法作为第一异质半导体区3的前驱层的刻蚀方法。
此外，在对第一异质半导体区3的前驱层进行刻蚀之后去除了掩模材料的状态下，通过例如在900℃通过干O2氧化形成牺牲氧化膜，随后通过使用例如氟化铵和氢氟酸的混合溶液进行湿刻蚀去除该牺牲氧化膜，可以实现由于干刻蚀而产生的刻蚀损坏的消除。虽然将使用干O2进行氧化示例性地称为牺牲氧化膜的形成方法，但是可以使得在氧化膜中捕获包含刻蚀损坏的漏区2的区域的任意方法均可行。此外，根据掩模材料的类型，可以在仍保留掩模材料的状态下实现消除由于干刻蚀而产生的刻蚀损坏的步骤。
接下来，与第一实施例中的图5所示的第三步骤类似，沿着第一异质半导体区3和漏区2的表面层部分形成栅绝缘层4。可以使用热氧化来形成栅绝缘层4，或者可以采用使用CVD方法形成的氧化膜来形成栅绝缘层4。还可以在形成氧化膜之后在预定温度或者预定环境下实现退火步骤。接回前文，随后在栅绝缘层4上沉积例如使用LP-CVD方法形成的多晶硅层作为栅极5的前驱层。
然后，如图25所示的第三步骤(栅极形成步骤、栅极杂质注入步骤和低阻区形成步骤)的截面图所示，与第一实施例中的图6所示的第四步骤类似，在栅极5的前驱层的预定区域(中心区域)上示例性地使用光刻形成预定掩模材料，示例性地使用反应离子刻蚀(干刻蚀)对栅极5的前驱层选择性地进行刻蚀，从而将前驱层图案化为栅极5。这时，可以采用SiO2膜或者SiN膜等不同的材料作为掩模材料。
此后，与第一实施例中图7所示第五步骤类似，在去除了该掩模材料后，通常，使用离子注入方法，将磷或者砷作为杂质同时注入第一异质半导体区3的表面层部分和栅极5。尽管对于通过栅绝缘层4将杂质注入第一异质半导体区3的表面层部分的情况描述了该实施例，但是可以在去除了与第一异质半导体区中要注入杂质的部分相接触的栅绝缘层4的预定部分后，注入杂质。还可以采用固相扩散方法或者汽相扩散方法注入杂质。
然后，如图26所示第四步骤(层间绝缘膜形成步骤)的剖视图所示，而且与第一实施例中图8所示第六步骤类似，形成由例如使用CVD方法在该栅绝缘层4和栅极5上形成的氧化硅薄膜构成的层间绝缘膜9，然后，通常，通过热处理使在图25所示第三步骤注入第一异质半导体区3的表面层部分和栅极5的杂质活化，从而分别形成N+型低阻区6和N+型栅极5(符号“+”表示高浓度)。由于在此通过控制热处理的温度、时间等，可以容易地控制低阻区6的扩散深度，所以能以通过栅绝缘层4也位于栅极5的外围的正下方并与其邻接的方式形成低阻区6。
接着，如图27所示第五步骤(漏极形成步骤以及接触孔形成步骤)的剖视图所示，而且与第一实施例中图9所示第七步骤类似，对对应于该半导体装置的反面侧的衬底区1形成例如由钛(Ti)或者镍(Ni)构成的漏极8。然后，使用在层间绝缘膜9的预定区(外围区除外)上形成的预定掩模材料12，从而例如采用反应离子刻蚀(干法刻蚀)方法，选择性地刻蚀该层间绝缘膜9的外围区，以形成接触孔。
最后，如图28所示第六步骤(源极形成步骤)的剖视图所示，而且与第一实施例中图10所示的第八步骤类似，在通过以通过接触孔连接到该低阻区6的形式顺序沉积钛(Ti)和铝(Al)而形成源极7后，去除该掩模材料12，从而完成图22所示的根据本发明第二实施例的半导体装置200。
如上所述，与第一实施例的半导体装置100等类似，使用传统制造技术，可以容易地生产该实施例的半导体装置200。
此外，与第一实施例类似，在该实施例中，以至少在使用预定掩模材料10图案化该栅极5的步骤之后的顺序，安排在图25的第三步骤所示的将杂质注入第一异质半导体区3和栅极5的步骤，从而形成低阻区6，而不受在形成该栅绝缘层4之时、之前或者之后进行热处理的影响，因此，可以非常容易地控制低阻区6的杂质浓度、厚度等。特别是，例如，在第一实施例中，在采用多晶硅作为第一异质半导体区3时，与单晶硅相比，杂质的扩散变得快速，从而可以避免该多晶硅经受用于提高该栅绝缘层4的质量的热处理，因此，最后可以显著提高形成该低阻区6的可控性。
如上所述，在该第一异质半导体区3上形成低阻区6可以进一步降低其与该源极7的接触电阻。此外，以该实施例为例描述了如下情况：在与该源极7接触的表面层部分侧形成预定厚度的低阻区6，然后形成使用异质结连接到该漏区2的低阻区下面的区域作为第二异质半导体区15。这样，形成导电类型与构成该半导体衬底的漏区2的导电类型不同的第二异质半导体区15可以获得由该漏区2与第二异质半导体区15之间的异质结确定的耐压(withstand voltage)，以使该耐压高于第一实施例的耐压。
此外，与第一实施例类似，在该实施例中，如图25的第三步骤所示，在将杂质注入该第一异质半导体区3时，使用该栅极5将杂质选择性地注入第一异质半导体区3的外围区，因此，不使杂质注入位于面朝该栅极5并与该栅极5相邻的位置的栅极面对部分3a。这样可以使该栅极面对部分3a与传统结构具有相同的开关特性，而且使用配置了接触部分6a和导电部分6b的低阻区6以低阻将该源极7和栅极面对部分3a连接在一起，因此，与传统结构相比，可以进一步降低导通电阻。
此外，与第一实施例类似，在该实施例中，如图25的第三步骤所示，在将杂质注入该第一异质半导体区3时，将杂质同时注入该栅极5，以使它成为N+型栅极5，因此，简化了N+型杂质注入步骤，从而限制了制造成本。
以图22所示的半导体装置200为例描述了如下情况：以与该半导体衬底的漏区2接触的方式，在该低阻区6下面的层仅形成第二异质半导体区15。然而，在位于该低阻区6下面的层中从其向下延伸到与构成该半导体衬底的漏区2接触的至少一部分中，可以以邻接区的导电类型和/或杂质浓度互相不同的方式，设置由包括注入其内的杂质的多个区域形成的这种分层结构，而且在这种情况下，至少与该半导体衬底的漏区2接触的结构的区域的部分与源区7接触。
第二实施例制造方法的另一例子
将参考图29至图31描述根据本发明第二实施例的图22所示半导体装置200的另一制造方法，与图23至28的制造方法相比，该方法可以进一步降低制造成本。在此，图29至图31分别是以与图23至图28所示制造方法不同的方式，根据本发明第二实施例的半导体装置200的制造过程的各步骤的中间产品的典型结构的剖视图，它们分别示出例如在半导体装置100的制造方法的适当中间步骤之后的第五步骤至第七步骤的中间产品的典型结构。
即，采用与第一实施例中图3所示第一步骤至图6所示第四步骤相同的步骤作为对该半导体装置执行的第一步骤至第四步骤，然后，对该半导体装置执行的处理进入图29所示的步骤，所述第一步骤至第四步骤是直到在形成在该第一异质半导体区3和漏区2的表面层部分上的栅绝缘层4上沉积要生长成栅极的多晶硅层、然后使用掩模材料10图案化栅极5为止的步骤。特别是，应当指出，在下面的描述中，将图3所示第一步骤至图6所示第四步骤总体看作该实施例的第一步骤，而将图29至图31所示步骤称为第二步骤至第四步骤，以使该例子与上面作为第二实施例的制造方法例子描述的图23至图28所示制造过程一致。
首先，如图29所示第二步骤的剖视图所示，在没有去除该掩模材料10的状态下，通常，使用离子注入方法，将硼作为杂质注入该第一异质半导体区3的预定区(即，其与该漏区2侧接触的外围区)预定深度。此时，在该例中，该掩模材料10位于栅极5上，以致杂质不到达该栅极5。
此外，如图30所示第三步骤的剖视图所示，而且与图25所示第三步骤的后半部分类似，在去除了掩模材料10之后，通常，使用离子注入方法，将磷或者砷作为杂质同时注入该第一异质半导体区3的预定区(即，其与漏区2侧对着的表面层部分)和栅极5。尽管对于通过栅绝缘层4将杂质注入该第一异质半导体区3的表面层部分的情况描述了该例子，但是也可以在去除了与第一异质半导体区中该杂质被注入的部分接触的栅绝缘层4的预定部分后，注入杂质。应当指出，以包括第一异质半导体区3的表面层部分侧的方式注入P型硼不存在问题，这是因为将P型硼注入第一异质半导体区3预定区(即，与该漏区2侧接触的外围区)内预定深度的杂质浓度低于N型磷或者砷的杂质浓度。
然后，如图31所示第四步骤的剖视图所示，而且与图26所示的第四步骤类似，形成由例如使用CVD方法在栅绝缘层4和栅极5上形成的氧化硅膜构成的层间绝缘膜9，然后，通常，使用热处理活化在图29所示第二步骤和图30所示第三步骤注入到该第一异质半导体区3的预定区和该栅极5的杂质，从而分别形成P-型第二异质半导体区15、N+型低阻区6以及N+型栅极5。由于在此通过控制热处理的温度、时间等可以容易地控制低阻区6的扩散深度，所以可以以使低阻区6也通过该栅绝缘层4位于该栅极5外围的正下方并与其相邻的方式形成该低阻区6。
此后，使用与图27所示第五步骤和图28所示第六步骤相同的步骤，完成图22所示根据本发明第二实施例的半导体装置200。
如上所述，与图23至图28所示的制造方法类似，使用传统制造技术，也可以容易地实现图29至图31所示制造本实施例的半导体装置200的制造方法。与此同时，使用同一掩模，可以形成第二异质半导体区15和低阻区6，因此可以进一步简化该制造过程，而且使用自对准还可以进一步增强位置精度。
此外，在该制造方法中，以至少在使用预定掩模材料10图案化该栅极5的步骤之后的顺序安排如图29的第二步骤和图30的第三步骤所示的、将P型和N型杂质注入第一异质半导体区3和栅极5的步骤，从而形成低阻区6和第二异质半导体区15，而不受在形成该栅绝缘层4之时、之前或者之后进行的热处理的影响，因此，可以非常容易地控制低阻区6和第二异质半导体区15的杂质浓度、厚度等。
特别是，与形成低阻区6类似，例如，在该实施例中，在采用多晶硅作为第一异质半导体区3时，与单晶硅相比，杂质的扩散变快，使得可以避免该多晶硅经受用于提高该栅绝缘层4的质量的热处理，因此，最后可以显著提高形成该第二异质半导体区15的可控性。
操作例子
现在将说明图22所示半导体装置200的操作例子。通常，通过使该源极7接地，而对该漏极8施加正电位，使用该实施例。
首先，在该栅极5通常保持地电位或者负电位时，该半导体装置200处于非导通状态。其原因是在该第一异质半导体区3与该漏区2之间的异质结界面上形成了导电电子(conductionelectron)的能量势垒。
此时，使用用于实现形成预定厚度的低阻区6，而且在与该漏区2接触的低阻区6下面的区域内形成导电类型与形成该半导体衬底的漏区2的导电类型不同的第二异质半导体区15的情况的上述制造方法，提供该实施例。这样可以获得由漏区2与第二异质半导体区15之间的异质结确定的耐压。因此，漏区2与第二异质半导体区15之间的功函数差大于该漏区2与第一异质半导体区3之间的功函数差，因此，与第一实施例的半导体装置100相比，可以进一步增强非导通状态的确定性。
接着，与第一实施例类似，在对该栅极5施加正电位，以使非导通状态转移到导通状态时，该栅极场通过该栅绝缘层4扩展到该第一异质半导体区3与该漏区2接触的异质结界面，从而在该第一异质半导体区3的栅极面对部分3a的表面层部分和与该栅极5相邻的漏极2的表面层部分形成该导电电子的存储层。这样可以降低位于该第一异质半导体区3与和该栅极5相邻的该漏区2之间的结界面处的第一异质半导体区3侧的电位，因此，可以使位于该漏区2侧的能量势垒陡峭，所以，可以使导电电子传导过该能量势垒。
此时，如上所述而且与第一实施例类似，在该实施例中，在将杂质注入第一异质半导体区3时，使用该栅极5将杂质选择性地注入该第一异质半导体区3的外围区内，使得不将杂质注入位于面朝该栅极5的第一异质半导体区3的中心部分的栅极面对部分3a，从而形成几乎不屏蔽该栅极场的结构。这样可以使位于该漏区2侧的能量势垒更陡峭，因此，可以实现更高的导通性能。此外，使用与传统结构相比具有低阻的低阻区6，可以形成通过其将栅极面对部分3a连接到该源极7的部分，因此，还可以降低与该源极7的接触电阻，所以，可以进一步降低导通电阻。
接着，与第一实施例类似，再一次使该栅极5具有地电位，以使该半导体装置从导通状态转移到非导通状态，使得释放导电电子存储在该第一异质半导体区3与该漏区2之间的异质结界面的存储状态，从而停止导电电子隧穿能量势垒。此后，停止使导电电子从该第一异质半导体区3流入该漏区2，而且在耗尽层从具有第一异质半导体区3的异质结区扩展到该漏区2侧时，包括在该漏区2内的导电电子顺序流入该衬底区1，并因此而耗尽，这样产生非导通状态。
此外，与第一实施例类似，在该实施例中，通常还可以使该源极7接地，而且可以对该漏极8施加负电位，从而实现反向导通(回流(backflow)操作)。
例如，在该源极7和栅极5分别处于地电位，而对该漏极8施加预定负电压时，导电电子的能量势垒消失，因此，导电电子从该漏区2侧流入该第一异质半导体区3侧和该第二异质半导体区15侧，从而实现反向导通状态。此时，仅使用导电电子实现导通，而无需注入正空穴，因此，还可以降低在从反向导通状态过渡到非导通状态时因为反向恢复电流产生的损耗。应当指出，还可以将该栅极5用作用于施加控制电压的控制电极，而不使该栅极5接地。
第二实施例的半导体装置的不同结构例子
尽管以图22所示半导体装置200为例描述了该实施例的特征，但是使用图32所示半导体装置200A的结构，该源极7可以直接与该第二异质半导体区15接触。在此，图32是根据本发明第二实施例与图22所示半导体装置不同的半导体装置的结构的剖视图。
制造方法例子
将参考图33和图34说明根据本发明第二实施例的、图32所示具有不同结构的半导体装置200A的制造方法。在此，图33和图34是制造根据本发明第二实施例的、与图22不同的半导体装置200A的过程的各步骤的中间产品的典型结构的剖视图，而且，它们分别示出在半导体装置200的制造方法的适当中间步骤之后的第五步骤和第六步骤的中间产品的典型结构。
即，采用与对图22所示半导体装置200执行的直到图26所示步骤或者图31所示步骤为止的步骤相同的步骤，作为对该半导体装置执行的直到选择性地刻蚀栅极5的前驱层以将该层图案化为栅极5为止的第一步骤至第四步骤，然后，对该半导体装置执行的处理进入图33所示的第五步骤。
首先，如图33所示第五步骤(漏极形成步骤和接触孔形成步骤)的剖视图所示，对对应于该半导体装置的反面侧的衬底区1，形成例如由钛(Ti)或者镍(Ni)构成的漏极8。随后，使用形成在该层间绝缘膜9上的预定掩模材料12，例如采用反应离子刻蚀(干法刻蚀)方法，选择性地刻蚀该层间绝缘膜9、栅绝缘层4以及低阻区6的预定刻蚀区(外围区)，以形成接触孔。
此后，如图34所示第六步骤(源极形成步骤)的剖视图所示，在去除掩模材料12之后，在通过以通过接触孔连接到该低阻区6的侧壁(即，其与该半导体衬底的第一主表面不平行的面)和第二异质半导体区15的方式顺序沉积钛(Ti)和铝(Al)形成源极7，从而完成了根据本发明第二实施例与图22所示半导体装置不同的半导体装置200A。
根据图32所示半导体装置200A的配置，使该第二异质半导体区15具有直接与该源极7接触的电极接触面，因此可以使第二异质半导体区15具有固定在均匀源极电位的内面，使得可以改善在转换到非导通状态时的浪涌(surge)电阻、在转换到反向导通状态时的反向导通特性等。
应当指出，尽管对于在位于低阻区6下面的层上仅形成一层杂质浓度、导电类型等与诸如低阻区6和第一异质半导体区3的相邻区的杂质浓度、导电类型等不同的第二异质半导体区15的情况，描述了该实施例，但是也可以形成多层，即，两层或者两层以上，而不只局限于一层。在这种情况下，各层形成为相邻层之间的杂质浓度和/或导电类型互相不同。还可以在多个区域的每个中形成多个层结构。
尽管参考图22至图3 4举例描述了第二实施例，但是甚至使用在第一实施例中描述的如图11至21所示其结构被部分修改的半导体装置，也可以实现同样的效果。即，可以使用例如图11所示半导体装置100B中的P型栅极13形成例如图17所示半导体装置100C中的接触区14来代替低阻区6，或者，也可以以对图21所示半导体装置100D举例说明的方式来形成不仅位于第一异质半导体区3的外围部分处的表面层部分，而且位于要与该漏区2接触的部分的低阻区6或者接触区14。此外，还可以与图2所示半导体装置100A一样采用沟槽型配置。
第三实施例
将说明根据本发明第三实施例的半导体装置。
结构例子
图35是根据本发明第三实施例的半导体装置的结构的剖视图。此外，图36是根据本发明第三实施例与图35所示半导体装置不同的半导体装置的结构的剖视图。在此，图35所示的半导体装置300对应于根据第一实施例的图1所示半导体装置100，图36所示的半导体装置400对应于根据第二实施例的图22所示半导体装置200，而且这两种半导体装置作为例子描述了分别进一步形成了第一电场限制区的配置例子。将分别说明与图1所示半导体装置100和图22所示半导体装置200不同的图35所示半导体装置300和图36所示半导体装置400的各部分。
如上所述，图35所示的半导体装置300和图36所示半导体装置400分别举例说明了如下情况：在图1所示半导体装置100和图22所示半导体装置200的漏区2的外围部分上的第一主表面层部分处，进一步形成第一电场限制区17。可以由与该半导体衬底的漏区2的导电类型不同的第二导电类型的P型半导体区形成该第一电场限制区17，也可以由高阻区、绝缘区等形成该第一电场限制区17。
制造方法例子
此外，与第一实施例和第二实施例所示的结构类似，图35所示的半导体装置300和图36所示的半导体装置400的制造方法使得它们容易制造。
例如，在使用用于制造根据第一实施例的图1所示半导体装置100的图3所示第一步骤在该漏区2上形成第一异质半导体区3的前驱层之前，通过使用由具有预定开口(例如，该漏区2的外围部分上，露出预定区的开口)的掩模层构成的掩模，将铝或者硼离子注入该漏区2的预定区内，可以形成该第一电场限制区17。在此，在为了形成电场限制区17而注入诸如铝离子或者硼离子时，可以以使用该栅极5本身，或者用于形成该栅极5的掩模材料的方式，将该电场限制区形成步骤安排在栅极形成步骤之后。作为选择，可以以用于图案化该层间绝缘膜9的形成接触孔用掩模材料来形成该电场限制区17的方式，将该电场限制区形成步骤安排在该接触孔形成步骤之后。
应当指出，如果要注入诸如铝离子或者硼离子的杂质，则可以不使用离子注入方法，而使用固相扩散方法形成该电场限制区。此后的步骤与对第一实施例举例描述的从用于形成第一异质半导体区3的前驱层的图3所示第一步骤到图10所示第八步骤的各步骤相同，或者，也可以与对该第二实施例举例描述的从用于形成多晶硅层的图23所示第一步骤到图28所示的第六步骤的各步骤相同。
第三实施例制造方法的另一例子
关于用于制造根据本发明第三实施例的图35所示半导体装置300和图36所示半导体装置400的制造方法，描述了以参考图37至图40为例子的用于制造图36所示半导体装置400的制造方法，与上述制造方法相比，该制造方法可以进一步降低制造成本。在此，图37至图40是根据本发明第三实施例的半导体装置400的制造过程的各步骤的中间产品的典型结构的剖视图，它们分别示出例如在半导体装置100的制造方法的适当中间步骤之后的第五步骤至第八步骤的中间产品的典型结构。
即，采用与第一实施例中图3所示第一步骤至图6所示第四步骤相同的步骤作为对该半导体装置执行的第一步骤至第四步骤，然后，对该半导体装置执行的处理进入图37所示的第五步骤，所述第一步骤至第四步骤是：在形成在该第一异质半导体区3和漏区2的表面层部分的栅绝缘层4上沉积要生长成栅极的多晶硅层，然后，使用掩模材料10图案化栅极5。
首先，如图37所示第五步骤(接触区形成步骤或者低阻区形成步骤，以及电场限制区形成步骤)的剖视图所示，在没有去除该掩模材料10的状态下，通常使用离子注入方法将硼作为杂质注入该第一异质半导体区3预定区(即，其与该漏区2侧接触的外围区)预定深度，且注入该漏区2预定深度(即，其与该第一异质半导体区3接触的外围区)。此时，在该例中，该掩模材料10位于栅极5上，使得杂质不到达该栅极5。
此外，如图38所示第六步骤(接触区形成步骤或者低阻区形成步骤)的剖视图所示，与如上在第二实施例中所述的图30所示第三步骤类似，在去除了掩模材料10之后，通常使用离子注入方法将磷或者砷作为杂质同时注入该第一异质半导体区3预定区(即，其与漏区2侧对着的表面层部分)和栅极5。尽管对于通过栅绝缘层4将杂质注入该第一异质半导体区3的表面层部分的情况描述了该实施例，但是也可以在去除了与第一异质半导体区中杂质被注入的部分接触的栅绝缘层4的预定部分后，注入杂质。应当指出，以包括第一异质半导体区3的表面层部分侧的方式注入P型硼不存在问题，这是因为将P型硼注入第一异质半导体区3预定区(即，其与该漏区2侧接触的外围区)预定深度的杂质浓度低于之后要注入的N+型磷或者砷的杂质浓度，而且因为可以在后面的步骤形成低阻区6。
然后，如图39所示第七步骤(层间绝缘膜形成步骤)的剖视图所示，与如上在第二实施例中所述的图31所示第四步骤类似，形成例如由使用CVD方法在栅绝缘层4和栅极5上形成的氧化硅膜构成的层间绝缘膜9，然后，通常使用热处理活化在图37所示第五步骤和图38所示第六步骤注入该漏区2的预定区、该第一异质半导体区3的预定区、以及该栅极5的杂质，从而分别形成P+型第二异质半导体区15、N+型低阻区6、N+型栅极5以及第一电场限制区17。
由于在此通过控制热处理的温度、时间等，可以容易地控制低阻区6的扩散深度，所以可以以使低阻区6也通过该栅绝缘层4位于该栅极5外围的正下方并与其相邻的方式形成该低阻区6，而且可以容易地以所要求的杂质浓度在预定区上形成第一电场限制区17。
此后，如图40所示第八步骤(漏极形成步骤、接触孔形成步骤、以及源极形成步骤)的剖视图所示，对对应于该半导体装置的反面侧的衬底区1形成例如由钛(Ti)或者镍(Ni)构成的漏极8。随后，使用形成在该层间绝缘膜9上的预定掩模材料，例如采用反应离子刻蚀(干法刻蚀)方法，选择性地刻蚀该层间绝缘膜9的预定刻蚀区(外围区)，以形成接触孔。最后，去除该掩模材料，然后，通过以通过接触孔连接到该低阻区6的侧面和该第二异质半导体区15的上表面的方式，顺序沉积钛(Ti)和铝(Al)，形成源极7，从而完成图36所示的根据本发明第三实施例的半导体装置400。
应当指出，作为如上在该实施例中所述，将电场限制区形成步骤安排在栅极形成步骤之后的制造方法，在为了形成电场限制区17而注入诸如铝离子或者硼离子的杂质时，可以采用该栅极5本身或者用于形成栅极5的掩模材料。作为选择，可以以使用用于图案化该层间绝缘膜9的形成接触孔用掩模材料形成该电场限制区17的方式，将该电场限制区形成步骤安排在该接触孔形成步骤之后。
如上所述，使用传统制造技术，可以容易地实现用于制造根据该实施例的半导体装置400的制造方法，而且如以图37至图40所示制造方法为例所述，同时还可以使用简化的制造过程建立该制造方法。应当指出，尽管未示出，也可以以同样的方式简化用于制造根据该实施例的半导体装置300的制造方法。此外，还可以使用自对准增强位置精度。
在非导通状态下，图35所示半导体装置300和图36所示半导体装置400的配置均可以使耗尽层与漏极电位相适应地在第一电场限制区17与漏区2之间分布。即，以进一步降低漏电流的方式，使用第一电场限制区17来限制对该第一异质半导体区3与第二异质半导体区15之间的异质结界面施加的漏极电场，从而进一步提高非导通状态的确定性。
第三实施例的半导体装置的不同结构例子
图41是根据本发明第三实施例与图35所示半导体装置不同的半导体装置的结构的剖视图。图42是根据本发明第三实施例与图36所示半导体装置不同的半导体装置的结构的剖视图。在此，图41所示半导体装置500对应于图35所示半导体装置300，图42所示半导体装置600对应于图36所示半导体装置400，而且以这两种半导体装置为例说明分别进一步形成了第二电场限制区18的配置例子。
即，分别配置图41所示半导体装置500和图42所示半导体装置600，以便除了图35所示半导体装置300和图36所示半导体装置400的配置，还以通过栅绝缘层4对着该栅极5而且与该栅极5相邻的方式，分别在该漏区2的第一主表面层部分的中央形成第二电场限制区18。与第一电场限制区17类似，可以由与该半导体衬底的漏区2的导电类型不同的第二导电类型的P型半导体区形成该第二电场限制区18，也可以由高阻区、绝缘区等形成该第二电场限制区18。
尽管在图41所示半导体装置500和图42所示半导体装置600的配置中，与该第一电场限制区17一起形成第二电场限制区18，但是可以仅提供第二电场限制区18的配置。
作为该半导体衬底的漏区2的第一主表面层部分中的电场限制区，图41所示半导体装置500和图42所示半导体装置600每个被配置为：在与第一异质半导体区3或者第二异质半导体区15接触的表面层部分的至少一部分区域(即，外围部分的至少一部分区域)中、和/或在通过该栅绝缘层4朝向该栅极5的表面层部分的至少一部分区域(即，中央部分的至少一部分区域)中，形成第一电场限制区17和第二电场限制区18。这样，可以在非导通状态下，以限制否则对该栅绝缘层4施加漏极电场的方式，适应漏极电位地使耗尽层在第二电场限制区18与漏区2之间分布，这样几乎不导致该栅绝缘层4介电击穿，从而提高可控性。
第三实施例的半导体装置的进一步不同结构例子
图43是与根据本发明第三实施例的图41所示的半导体装置不同的半导体装置的结构的剖视图。此外，图44是与根据本发明第三实施例的图42所示的半导体装置不同的半导体装置的结构的剖视图。在此，图43所示的半导体装置700对应于图41所示的半导体装置500，图44所示的半导体装置800对应于图42所示的半导体装置600，以这两个半导体装置为例说明各自进一步形成有导电区19的配置例子。
即，将图43所示的半导体装置700和图44所示的半导体装置800中的每一个配置为除了分别具有图41所示的半导体装置500和图42所示的半导体装置600的配置之外，还形成浓度比漏区2高、与漏区2具有相同N+导电类型的导电区19，该导电区19是沿漏区2的表面层部分跨越如下区域形成的：即从在漏区2与栅绝缘层4和第一异质半导体区3接触的预定区域(即，位于其中心处的漏区2的第一主表面层部分)中形成的第二电场限制区18的附近开始，延伸到第一异质半导体区3的外围部分的正下方的区域。尽管分别在图43所示的半导体装置700和图44所示的半导体装置800的配置的每一个中，与第二电场限制区18和第一电场限制区17一起形成导电区19，但是可以仅设置导电区19，或者可以与第二电场限制区18或者第一电场限制区17中的任意一个一起设置导电区19。
根据以进一步具有导电区形成步骤的方式配置的图43所示的半导体装置700和图44所示的半导体装置800，在该导电区形成步骤中将浓度比半导体衬底的漏区2的浓度高的杂质注入漏区2在其第一主表面侧处的表面层部分的预定区域(例如，沿该表面层部分从中心部分处的第二电场限制区18的附近延伸到第一异质半导体区3的外围部分正下方的区域)中，在导通状态下可以限制第一异质半导体区3与导电区19之间的异质结的能量势垒，从而可以获得较高的导通性能。即，进一步减小了导通电阻，从而可以提高导通性能。
尽管在全部实施例中示例性地详细说明了由碳化硅作为半导体衬底材料制成的半导体装置，也可以采用硅、锗硅、氮化镓以及金刚石等其他半导体材料作为半导体衬底材料。此外，尽管采用4H型作为碳化硅的多型说明了全部实施例，但是也可以采用例如6H(六-六方晶系)、3C(三-立方晶系)等其他多型。此外，针对将漏区2夹在彼此相对的布置的漏极8和源极7之间的、漏电流沿垂直方向流过的所谓的垂直型结构的晶体管说明了全部实施例。然而，还可以示例性地采用将漏极8和源极7布置在同一主表面上、漏电流沿水平方向流过的所谓的水平型晶体管。
此外，尽管以采用多晶硅作为第一异质半导体区3和第二异质半导体区15的材料为例说明了实施例，但是还可以采用其他材料，只要其与半导体衬底形成异质结即可，这种材料的例子包括：单晶硅、非晶硅等其他硅材料；例如锗、锗硅、砷化镓等其他半导体材料；以及例如6H、3C等其他多型。
尽管以N型碳化硅作为漏区2和N型多晶硅作为第一异质半导体区3的组合为例分别说明了实施例，但是还可以采用所希望的任意组合，例如，N型碳化硅和P型多晶硅的组合、P型碳化硅和P型多晶硅的组合以及P型碳化硅和N型多晶硅的组合。
日本特愿2006-125117的内容通过引用包含于此。
尽管使用特定术语说明了本发明的优选实施例，但是这种描述用于进行说明，应当理解，可以进行各种修改和变化，而不脱离所附权利要求的精神或者范围。
2006年4月28日提交的日本特愿2006-125117的全部内容通过引用包含于此。

Claims (42)

1.一种半导体装置，包括：预定导电类型的半导体衬底；异质半导体区，其与所述半导体衬底的第一主表面接触，所述异质半导体区包括能带隙与所述半导体衬底的能带隙不同的半导体材料；栅极，在与所述异质半导体区和所述半导体衬底之间的接合区接近的位置处通过栅绝缘层形成所述栅极；源极，其连接到所述异质半导体区；以及漏极，其连接到所述半导体衬底，
其中，所述异质半导体区包括与所述源极接触的接触部分，所述接触部分的至少一部分区域的导电类型与所述半导体衬底的导电类型相同，所述一部分区域的杂质浓度高于所述异质半导体区中被布置为通过所述栅绝缘层面对所述栅极的栅极面对部分的至少一部分区域的杂质浓度。
2.根据权利要求1所述的半导体装置，其特征在于，所述异质半导体区的夹在所述栅极面对部分与所述接触部分之间的区域的至少一部分的导电类型与所述接触部分的导电类型相同，且形成杂质浓度比所述异质半导体区中的所述栅极面对部分的杂质浓度高的导电部分。
3.根据权利要求2所述的半导体装置，其特征在于，在被布置为从所述接触部分开始直到所述栅极的外围部分正下方的整个区域中形成所述异质半导体区中的所述导电部分。
4.根据权利要求1所述的半导体装置，其特征在于，与所述源极接触的所述接触部分的至少一部分区域通过所述接触部分的与所述半导体衬底的所述第一主表面不平行的表面与所述源极接触。
5.根据权利要求1所述的半导体装置，其特征在于，所述异质半导体区的位于所述接触部分下方且与所述半导体衬底接触的区域的至少一部分的导电类型与所述半导体衬底的导电类型不同。
6.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置还包括包含以相邻区的导电类型和/或杂质浓度彼此不同的方式注入的杂质的多个区域，所述多个区域位于所述异质半导体区的位于所述接触部分的下方且从所述接触部分开始向下直到与所述半导体衬底接触的区域的至少一部分中。
7.根据权利要求5所述的半导体装置，其特征在于，所述异质半导体区的位于所述接触部分下方且与所述半导体衬底接触的区域的所述至少一部分与所述源极接触。
8.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置还包括电场限制区，所述电场限制区形成在所述半导体衬底的所述第一主表面侧的一部分中，所述电场限制区被配置为限制所述漏极对所述半导体衬底与所述异质半导体区之间的接合区施加的漏极电场。
9.根据权利要求8所述的半导体装置，其特征在于，由导电类型与所述半导体衬底的导电类型不同的半导体、高阻体和绝缘体中的任意一种形成所述电场限制区。
10.根据权利要求8所述的半导体装置，其特征在于，在所述半导体衬底的所述第一主表面侧，在与所述异质半导体区接触的区域的一部分处、和/或在通过所述栅绝缘层面对所述栅极的区域的一部分处形成所述电场限制区。
11.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置还包括导电区，所述导电区形成在所述半导体衬底的第一主表面侧的一部分处，所述导电区的杂质浓度高于所述半导体衬底的杂质浓度。
12.根据权利要求1所述的半导体装置，其特征在于，所述栅极的导电类型与所述半导体衬底的导电类型不同。
13.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置还包括在所述半导体衬底的所述第一主表面中开凿的沟槽，从而通过所述栅绝缘层将所述栅极布置在所述沟槽内。
14.根据权利要求1所述的半导体装置，其特征在于，所述半导体衬底由碳化硅、氮化镓和金刚石中的任意一种材料制成。
15.根据权利要求1所述的半导体装置，其特征在于，所述异质半导体区由单晶硅、多晶硅、非晶硅、锗、锗硅和砷化镓中的任意一种材料制成。
16.一种半导体装置的制造方法，包括：
形成半导体衬底：通过在衬底上外延生长半导体以形成半导体衬底；
形成异质半导体区：将导电类型与所述半导体衬底的导电类型相同或者不同的杂质注入所述半导体衬底的第一主表面，在所述第一主表面中形成能带隙与所述半导体衬底的能带隙不同的异质半导体区的前驱层，然后对所述异质半导体区的所述前驱层的预定区域进行刻蚀以将所述前驱层图案化为异质半导体区；
形成栅极前驱层：通过栅绝缘层在所述异质半导体区的第一主表面和所述半导体衬底的所述第一主表面上形成栅极的前驱层；
注入栅极前驱层杂质：将导电类型与所述半导体衬底的导电类型相同或者不同的杂质注入上述形成的所述栅极的前驱层；
形成栅极：使用预定掩模材料对所述栅极的前驱层进行刻蚀，以将所述前驱层图案化为栅极；
在所述栅绝缘层和所述栅极上形成层间绝缘膜；
形成连接到所述半导体衬底的漏极；
形成接触孔：使用预定绝缘层对所述层间绝缘膜和所述栅绝缘层进行刻蚀，以形成接触孔；
形成接触区：将导电类型与所述半导体衬底的导电类型相同的杂质注入所述异质半导体区中的至少包括布置有所述接触孔的区域的区域中以形成接触区；以及
通过所述接触孔形成与所述接触区接触的源极。
17.根据权利要求16所述的半导体装置的制造方法，其特征在于，包括：不形成所述接触区而形成低阻区，将导电类型与所述半导体衬底的导电类型相同的杂质注入所述异质半导体区的至少第一主表面侧的表面层部分的至少在所述栅极正下方的位置之外的区域中，以形成低阻区。
18.根据权利要求17所述的半导体装置的制造方法，其特征在于，在通过形成低阻区形成所述低阻区时，在位于从连接到所述源极的所述异质半导体区的接触部分开始直到在所述栅极的外围部分正下方的整个区域中形成所述低阻区。
19.根据权利要求16所述的半导体装置的制造方法，其特征在于，将形成接触区或者形成低阻区至少安排在形成栅极之后。
20.根据权利要求16所述的半导体装置的制造方法，其特征在于，在形成接触区或者形成低阻区时将杂质注入所述异质半导体区的第一主表面侧的表面层部分中时，通过所述栅绝缘层注入杂质，或者在去除所述栅绝缘层露出所述异质半导体区之后注入杂质。
21.根据权利要求16所述的半导体装置的制造方法，其特征在于，在形成接触区或者形成低阻区时将杂质注入所述异质半导体区的第一主表面侧的表面层部分中时，使用栅极或者使用用于形成所述栅极的所述掩模材料选择性地注入杂质。
22.根据权利要求16所述的半导体装置的制造方法，其特征在于，不采用注入栅极前驱层杂质，而在形成接触区或者形成低阻区时将杂质注入所述异质半导体区的第一主表面侧的表面层部分中时，还同时通过去除用于形成所述栅极的所述掩模材料将杂质注入所述栅极中。
23.根据权利要求16所述的半导体装置的制造方法，其特征在于，在形成接触区或者形成所述低阻区时，所述制造方法不仅可以将杂质注入所述异质半导体区的第一主表面侧的表面层部分，还可以将导电类型与所述半导体衬底的导电类型不同的杂质注入所述异质半导体区的位于包括注入杂质的所述表面层部分下方且与所述半导体衬底接触的区域的至少一部分中。
24.根据权利要求23所述的半导体装置的制造方法，其特征在于，不采用注入栅极前驱层杂质，而在形成接触区或者形成低阻区时将杂质注入所述异质半导体区的位于所述表面层部分下方且与所述半导体衬底接触的区域的至少一部分中时，还同时通过去除用于形成所述栅极的所述掩模材料将杂质注入所述栅极中。
25.根据权利要求16所述的半导体装置的制造方法，其特征在于，所述半导体装置的制造方法还包括如下步骤：
在形成接触区或者形成低阻区时将杂质注入所述异质半导体区的第一主表面侧的表面层部分之前、之时或者之后，
在所述异质半导体区的至少位于注入该杂质的所述表面层部分下方且从所述接触部分开始向下直到与所述半导体衬底接触的区域的至少一部分中，形成包含以相邻区的导电类型和/或杂质浓度彼此不同的方式注入的杂质的多个区域。
26.根据权利要求25所述的半导体装置的制造方法，其特征在于，包含以相邻区的导电类型彼此不同的方式注入的杂质的所述多个区域形成多层结构。
27.根据权利要求23所述的半导体装置的制造方法，其特征在于，将在形成接触区或者形成低阻区时将杂质注入所述异质半导体区的第一主表面侧的表面层部分时所使用的掩模材料，用作在位于注入该杂质的所述表面层部分下方的区域中注入杂质时使用的掩模材料。
28.根据权利要求23所述的半导体装置的制造方法，其特征在于，所述半导体装置的制造方法还包括如下步骤：至少将所述异质半导体区位于所述接触部分下方且与所述半导体衬底接触的区域的一部分与所述源极相连接。
29.根据权利要求16所述的半导体装置的制造方法，其特征在于，在形成接触区时将杂质注入所述接触区时，使用在形成所述接触孔时使用的所述掩模材料选择性地注入杂质。
30.根据权利要求16所述的半导体装置的制造方法，其特征在于，在形成接触孔时，通过使用用于形成所述接触孔的掩模材料对在形成接触区时形成的所述接触区进行刻蚀、或者对在形成低阻区时形成的所述低阻区进行刻蚀来形成接触孔；
在形成源极时，将源极形成为至少与所述接触区或者所述低阻区的侧面接触。
31.根据权利要求16所述的半导体装置的制造方法，其特征在于，还包括：在所述半导体衬底的所述第一主表面侧的一部分中形成电场限制区，所述电场限制区被配置为限制所述漏极对所述半导体衬底与所述异质半导体区之间的接合区施加的漏极电场。
32.根据权利要求31所述的半导体装置的制造方法，其特征在于，由导电类型与所述半导体衬底的导电类型不同的半导体、高阻体和绝缘体中的任意一种形成所述电场限制区。
33.根据权利要求31所述的半导体装置的制造方法，其特征在于，在所述半导体衬底的所述第一主表面侧，在与所述异质半导体区接触的区域的一部分处、和/或在通过所述栅绝缘层面对所述栅极的区域的一部分处形成所述电场限制区。
34.根据权利要求31所述的半导体装置的制造方法，其特征在于，在形成电场限制区时将杂质注入所述半导体衬底时，使用所述栅极或者使用用于将所述栅极图案化的所述掩模材料将杂质选择性地注入所述半导体衬底。
35.根据权利要求31所述的半导体装置的制造方法，其特征在于，在形成电场限制区时将杂质注入所述半导体衬底时，使用在将所述层间绝缘膜图案化时使用的所述掩模材料将杂质选择性地注入所述半导体衬底。
36.根据权利要求16所述的半导体装置的制造方法，其特征在于，还包括：通过以比所述半导体衬底的杂质浓度高的杂质浓度将杂质注入所述半导体衬底的第一主表面侧的一部分中来形成导电区。
37.根据权利要求31所述的半导体装置的制造方法，其特征在于，在通过将杂质注入所述异质半导体区来形成接触区或者形成低阻区的同时、之前或者之后，执行形成电场限制区和/或形成导电区。
38.根据权利要求16所述的半导体装置的制造方法，其特征在于，将所述栅极形成为导电类型与所述半导体衬底的导电类型不同。
39.根据权利要求16所述的半导体装置的制造方法，其特征在于，使用离子注入方法、固相扩散方法和汽相扩散方法中的任意一种作为将杂质注入半导体衬底和/或异质半导体区和/或栅极的方法。
40.根据权利要求16所述的半导体装置的制造方法，其特征在于，还包括如下步骤：在所述半导体衬底的第一主表面中开凿沟槽，从而通过所述栅绝缘层将所述栅极布置在所述沟槽内。
41.根据权利要求16所述的半导体装置的制造方法，其特征在于，还包括如下步骤：采用碳化硅、氮化镓和金刚石中的任意一种作为所述半导体衬底的材料。
42.根据权利要求16所述的半导体装置的制造方法，其特征在于，还包括如下步骤：采用单晶硅、多晶硅、非晶硅、锗、锗硅和砷化镓中的任意一种作为所述异质半导体区的材料。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102339863A (zh) * 2010-07-16 2012-02-01 株式会社电装 半导体装置
CN102770960A (zh) * 2010-11-01 2012-11-07 住友电气工业株式会社 半导体器件及其制造方法
CN110491779A (zh) * 2019-08-22 2019-11-22 吉林华微电子股份有限公司 Vld终端的制造方法及vld终端
CN111697077A (zh) * 2020-06-18 2020-09-22 电子科技大学 一种SiC沟槽栅功率MOSFET器件及其制备方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100977414B1 (ko) * 2007-11-15 2010-08-24 한국전기연구원 내열성 전극물질을 이용한 실리콘 카바이드 반도체소자의제조 방법
EP2068365A3 (en) * 2007-12-04 2009-08-19 Nissan Motor Co., Ltd. Semiconductor device
JP5417790B2 (ja) * 2007-12-04 2014-02-19 日産自動車株式会社 半導体装置
US7989882B2 (en) 2007-12-07 2011-08-02 Cree, Inc. Transistor with A-face conductive channel and trench protecting well region

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5270554A (en) 1991-06-14 1993-12-14 Cree Research, Inc. High power high frequency metal-semiconductor field-effect transistor formed in silicon carbide
JPH05343676A (ja) * 1992-06-05 1993-12-24 Nec Corp 電界効果トランジスタとその製造方法
EP0748520B1 (de) * 1994-03-04 1998-12-16 Siemens Aktiengesellschaft Mis-struktur auf siliciumcarbid-basis mit hoher latch-up-festigkeit
JPH0922949A (ja) * 1995-07-07 1997-01-21 Seiko Epson Corp 半導体装置及びその製造方法
JP2000133813A (ja) * 1998-10-28 2000-05-12 Sony Corp 半導体装置の製造方法
JP3484690B2 (ja) * 1999-10-27 2004-01-06 関西日本電気株式会社 縦型電界効果トランジスタ
JP4025063B2 (ja) * 2001-12-06 2007-12-19 株式会社ルネサステクノロジ 半導体装置
JP3620513B2 (ja) 2002-04-26 2005-02-16 日産自動車株式会社 炭化珪素半導体装置
US7282739B2 (en) 2002-04-26 2007-10-16 Nissan Motor Co., Ltd. Silicon carbide semiconductor device
US7217950B2 (en) * 2002-10-11 2007-05-15 Nissan Motor Co., Ltd. Insulated gate tunnel-injection device having heterojunction and method for manufacturing the same
JP3918742B2 (ja) * 2003-02-19 2007-05-23 日産自動車株式会社 半導体装置
JP3975992B2 (ja) * 2003-09-24 2007-09-12 日産自動車株式会社 半導体装置及びその製造方法
EP2560210B1 (en) * 2003-09-24 2018-11-28 Nissan Motor Co., Ltd. Semiconductor device and manufacturing method thereof
JP3979369B2 (ja) * 2003-09-24 2007-09-19 日産自動車株式会社 半導体装置及びその製造方法
JP2005322723A (ja) * 2004-05-07 2005-11-17 Nec Electronics Corp 半導体装置およびその製造方法
JP2006100329A (ja) * 2004-09-28 2006-04-13 Nissan Motor Co Ltd 半導体装置の製造方法および半導体装置
JP2006086397A (ja) * 2004-09-17 2006-03-30 Nissan Motor Co Ltd 半導体装置およびその製造方法
EP1641030B1 (en) * 2004-09-28 2012-01-11 Nissan Motor Co., Ltd. Method of manufacturing a semiconductor device
JP5044885B2 (ja) * 2004-09-28 2012-10-10 日産自動車株式会社 半導体装置及びその製造方法
JP5011681B2 (ja) * 2004-12-02 2012-08-29 日産自動車株式会社 半導体装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102339863A (zh) * 2010-07-16 2012-02-01 株式会社电装 半导体装置
CN102339863B (zh) * 2010-07-16 2014-07-02 株式会社电装 半导体装置
CN102770960A (zh) * 2010-11-01 2012-11-07 住友电气工业株式会社 半导体器件及其制造方法
US9006745B2 (en) 2010-11-01 2015-04-14 Sumitomo Electric Industries, Ltd. Semiconductor device and fabrication method thereof
CN102770960B (zh) * 2010-11-01 2015-08-12 住友电气工业株式会社 半导体器件及其制造方法
US9443960B2 (en) 2010-11-01 2016-09-13 Sumitomo Electric Industries, Ltd. Semiconductor device and fabrication method thereof
CN110491779A (zh) * 2019-08-22 2019-11-22 吉林华微电子股份有限公司 Vld终端的制造方法及vld终端
CN110491779B (zh) * 2019-08-22 2022-05-20 吉林华微电子股份有限公司 Vld终端的制造方法及vld终端
CN111697077A (zh) * 2020-06-18 2020-09-22 电子科技大学 一种SiC沟槽栅功率MOSFET器件及其制备方法
CN111697077B (zh) * 2020-06-18 2022-04-22 电子科技大学 一种SiC沟槽栅功率MOSFET器件及其制备方法

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