CN1879209A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供改善高介电常数栅绝缘膜与金属栅极的组合技术中CMOS晶体管的阈值控制的问题，不降低元件的可靠性而可大幅度提高特性的半导体装置。该半导体装置其特征在于，具有使用高介电常数材料的栅绝缘膜，和在与前述栅绝缘膜相接一侧以组成用MxSi1－x (0＜x＜1)表示的金属M的硅化物为主要成分的栅极，P型MOSFET时前述金属M的硅化物是x＞0.5，N型MOSFET时前述金属M的硅化物是x≤0.5。

Description

半导体装置及其制造方法
技术区域
本发明涉及有高介电常数绝缘膜的半导体装置及其制造方法，尤其是涉及实现高性能化及高可靠性化的MOSFET(金属氧化物半导体场效应晶体管)。
技术背景
在进行晶体管微细化的CMOS(互补型MOS)器件的开发中，多晶硅(poly-Si)电极的耗尽导致的驱动电流的劣化、和栅极绝缘膜的薄膜化导致的栅极漏电流的增加已成为问题。因此，在研究通过使用金属栅极避免电极的耗尽、与此同时通过栅绝缘膜使用高介电常数材料增厚栅绝缘膜的物理膜厚，由此降低栅极漏电流的复合技术。
作为金属栅极使用的材料，虽然研究了纯金属或金属氮化物或者硅化物材料，但使用任何一种材料的场合，都必须可把N型MOSFET及P型MOSFET的阈值电压(Vth)设定在适宜的值。
CMOSFET为了实现±0.5eV以下的阈值电压(Vth)，N型MOSFET时栅极必须使用功函数为硅(Si)的带隙中心(4.6eV)以下，优选4.4eV以下的材料，P型MOSFET的场合，栅极必须使用功函数为硅的带隙中心(4.6eV)以上，优选4.8eV以上的材料。
因此，提出了使N型MOSFET，P型MOSFET的栅极分别单独使用有不同功函数的异种的金属或合金来控制CMOSFET的阈值电压(Vth)的方法。这样的方法一般称作双金属栅技术。
例如，非专利文献1中介绍了在二氧化硅(SiO2)上形成的钽(Ta)和钌(Ru)的功函数分别是4.15eV和4.95eV，在这两种金属构成的栅极间，可使功函数调节0.8eV左右。
另外，最近有关使用镍(Ni)、铪(Hf)、钨(W)等将多晶硅电极完全硅化物化的硅化物电极受到注目。
例如，图1示出了非专利文献2及非专利文献3所示的CMOS晶体管的截面。
图1表示的CMOS晶体管有硅衬底1和在硅衬底1上形成的元件分隔膜2、夹在邻接的元件分隔膜2中间的区域划定出元件形成区域。如图1所示，在元件形成区域中形成N型MOSFET和P型MOSFET。N型MOSFET及P型MOSFET各自具有在硅衬底1上形成的栅绝缘膜3，在栅绝缘膜3上形成的栅极23、24、覆盖栅极23、24侧壁的栅侧壁7、覆盖栅侧壁7并在硅衬底1上形成的层间绝缘膜11、在栅侧壁7的周围于硅衬底1的表面上形成的硅化物层10、在栅极23、24的周围于硅衬底1上形成的扩展扩散层区域6、及在栅侧壁7的周围且在扩展扩散层区域6的下方于硅衬底1上形成的源·漏扩散层8。
栅绝缘膜3由二氧化硅(SiO2)构成。N型MOSFET的栅极23，由使用镍(Ni)将多晶硅完全硅化物化、再注入作为杂质的磷(P)的镍硅化物(NiSi)构成。而P型MOSFET的栅极24，由使用镍(Ni)将多晶硅完全硅化物化，再注入作为杂质的硼(B)的镍硅化物(NiSi)构成。
通过使用这样的栅绝缘膜3及栅电极23、24，可以使栅电极的功函数最大调整0.5eV。该技术的特征是为了使CMOS的源·漏扩散层区域中的杂质活化而进行高温热处理后，可使多晶硅电极硅化物化，具有与以往的CMOS工艺匹配性高的优点。
另外，该文献公开了作为栅绝缘膜使用SiON的场合，制作成栅极的NiSi和NiSi2的功函数分别是约4.6eV、4.45eV。
图2是专利文献1所述的CMOS晶体管的截面图。
图2表示的CMOS晶体管具有硅衬底1、在硅衬底1上形成并划定元件形成区域的元件分隔膜2、在硅衬底1上形成的栅绝缘膜28、被覆在栅绝缘膜28上形成的栅极、覆盖栅极侧壁的栅侧壁29、覆盖栅侧壁29并在硅衬底1上形成的层间绝缘膜11、在栅侧壁29的周围于硅衬底1的表面上形成的硅化物层10、在栅极的周围于硅衬底1上形成的扩展扩散层区域6、及在栅侧壁29的周围并在扩展扩散层区域6的下方于硅衬底1上形成的源·漏扩散层8。
N型MOSFET的栅极由钨膜27和覆盖该钨膜的钨·硅化物膜25构成，P型MOSFET的栅极由钨膜26和覆盖该钨膜的钨膜27构成。
因此，图2表示的CMOS晶体管所公开的技术中，栅极的材料使用钨(W)或钨·硅化物，采用置换栅法制作，为了控制N型MOSFET及P型MOSFET的阈值电压(Vth)，分别独立使用钨和钨·硅化物作为栅极，或使钨·硅化物的组成变化。
即，全面地堆积钨膜或钨·硅化物膜，然后在钨膜上堆积硅(Si)膜、在钨·硅化物上堆积钨膜后，除去P型MOSFET区域的钨膜上的Si膜、或除去N型MOSFET区域的钨·硅化物膜上的钨膜。然后，通过热处理，使钨膜与Si膜反应、或使钨·硅化物膜与钨膜反应，分别在N型MOSFET区域和P型MOSFET区域制作钨·硅化物和W电极，或者通过改变钨·硅化物的组成，由此控制栅极的功函数。
专利文献1：特开2003-258121号公报
非专利文献1：国际电子器件会议技术汇编(Internationaleletron devices meeting technical digest)2002，第359页。
非专利文献2：国际电子器件会议技术汇编，2002，第247页。
非专利文献3：国际电子器件会议技术汇编，2003，第315页。
发明内容
然而，上述技术分别存在如下的问题。
分别制作有不同功函数的异种金属或合金的双金属栅技术，要求刻蚀除去堆积在P型MOSFET和N型MOSFET任何一方的栅上的层的工艺，而由于刻蚀时体栅绝缘膜性能会劣化，故有破坏元件特性和可靠性的缺点。
另外，使用掺杂杂质的硅化物电极调整阈值电压(Vth)的技术，如后述的比较例2中所述，栅绝缘膜使用高介电常数材料的场合，有不能控制栅极功函数的缺点。
分别使用NiSi和NiSi2制作栅极调整功函数的技术，功函数变化的方向是功函数缩小的方向，有难适用于P型MOSFET的问题，并如后述的实施例1中所说明，使用高介电常数绝缘膜作为栅绝缘膜的场合，两者的功函数之差为0.1eV以下，有调整效果被抑制的问题。
此外，使钨硅化物的组成变化而改变栅极的功函数的技术，由于形成钨硅化物用的热处理温度高达500℃以上，故有源·漏扩散区域所形成的硅化物层高电阻化的问题。
另外，钨硅化物的组成比与功函数成线性的关系，故组成比的微小偏差(即，W或Si的成膜膜厚的偏差或面内分布的偏差等)均呈现为功函数的偏差，有可能使元件的再现性或均匀性降低。
此外，使W膜与Si膜反应形成Si浓度高的钨硅化物的场合，有可能在栅绝缘膜与栅极之间的界面产生剥离。
本发明是针对上述以往技术中的问题而完成的研究，其目的是改进上述的问题，提供可使元件的特性或可靠性提高的半导体装置及其制造方法。
为了达到上述的目的，本发明提供一种半导体装置，它是具有硅衬底、前述硅衬底上所形成的栅绝缘膜、及前述栅绝缘膜上所形成的栅极的半导体装置，其特征在于：前述栅绝缘膜包含金属氧化物、金属硅酸盐、或在金属氧化物或金属硅酸盐中导入氮的高介电常数绝缘膜，前述栅极的至少与前述栅绝缘膜相接的区域的组成以用MxSi1-x(0＜x＜1)表示的金属M的硅化物为主要成分，此外，p沟道上的栅极含的前述金属M的硅化物中x＞0.5，n沟道上的栅极含的金属M的硅化物中x≤0.5。
前述高介电常数绝缘膜优选含Hf或Zr。
前述半导体装置，优选在前述高介电常数绝缘膜与前述栅极之间有含Hf或Zr的层。
前述高介电常数绝缘膜，例如，可以形成为硅氧化膜或硅氧氮化膜与含Hf或Zr的层的叠层结构。
前述高介电常数绝缘膜优选含HfSiON。
前述半导体装置优选在前述高介电常数绝缘膜与前述栅极之间有HfSiON层。
前述高介电常数绝缘膜，例如，可以形成成为硅氧化膜或硅氧氮化膜与HfSiON层的叠层结构。
前述金属M优选是可以形成能进行硅化物工艺的硅化物的金属。
作为前述金属M，例如可以选择镍(Ni)。
前述金属M为镍(Ni)的硅化物中，与前述栅绝缘膜相接的区域的组成用NixSi1-x(0＜x＜1)表示时，优选p沟道上的栅极所含的前述硅化物中0.6≤x＜1，而n沟道上的栅极所含的前述硅化物中0＜x≤0.5。
优选的是，在p沟道上的栅极所含的前述硅化物至少在与前述栅绝缘膜相接的区域中含有Ni3Si相为主要成分，在n沟道上的栅极所含的前述硅化物至少在与前述栅绝缘膜相接的区域中，含有NiSi相或NiSi2相为主要成分。
本发明还提供一种半导体装置，其特征是在具有硅衬底、在前述硅衬底上形成的栅绝缘膜及前述栅绝缘膜上形成的栅极的半导体装置中，至少前述栅极的与前述栅绝缘膜相接的区域由含Ni3Si相为主要成分的硅化物构成。
前述栅绝缘膜优选含金属氧化物、金属硅酸盐、在金属氧化物或金属硅酸盐中导入氮的高介电常数绝缘膜。
前述高介电常数绝缘膜优选含Hf或Zr。
前述半导体装置优选在前述高介电常数绝缘膜与前述栅极之间有含Hf或Zr的层。
前述高介电常数绝缘膜，例如，可以形成成为硅氧化膜或硅氧氮化膜与含Hf或Zr的层的叠层结构。
前述高介电常数绝缘膜优选含HfSiON。
前述半导体装置，优选在前述高介电常数绝缘膜与前述栅极之间有HfSiON层。
前述高介电常数绝缘膜，例如，可以形成为硅氧化膜或硅氧氮化膜与HfSiON层的叠层结构。
前述栅极，例如优选用于P型MOSFET。
本发明还提供上述的半导体装置的制造方法，其特征是包含：在前述栅绝缘膜上堆积多晶硅(poly-Si)，把前述多晶硅加工成所希望尺寸的栅极的工序，将前述金属M在前述栅极上进行成膜的工序，通过对前述栅极及前述金属M进行热处理，使前述栅极全部成为前述金属M的硅化物的工序，及选择性地刻蚀除去未硅化物化的金属的工序，按照在p沟道元件上，使多晶硅与金属M反应进行硅化物化时与前述栅绝缘膜相接的区域的组成成为MxSi1-x(0.5＜x＜1)而规定前述金属M的膜厚为膜厚t1，按照在n沟道元件上，使多晶硅与金属M反应进行硅化物化时与前述栅绝缘膜相接的区域的组成成为MxSi1-x(0＜x≤0.5)而规定前述金属M的膜厚为膜厚t2。
本发明还提供上述半导体装置的制造方法，其特征是包含：在前述栅绝缘膜上堆积多晶硅，把前述多晶硅加工成所希望尺寸的栅极的工序，将镍(Ni)膜在前述栅极上进行成膜的工序，通过对前述栅极及前述镍膜进行热处理，使前述栅极全部成为镍硅化物(NiSi)的工序，及选择性地刻蚀除去未硅化物化的镍的工序，按照在p沟道元件上，使多晶硅与镍反应进行硅化物化时与前述栅绝缘膜相接的区域的组成成为NixSi1-x(0.6≤x＜1)而规定前述镍膜的膜厚为膜厚t1，按照在n沟道元件上，使多晶硅与镍反应进行硅化物化时与前述栅绝缘膜相接的区域的组成成为NixSi1-x(0＜x≤0.5)而规定前述镍膜的膜厚为膜厚t2。
本发明进一步提供上述半导体装置的制造方法，其特征是包含：在前述栅绝缘膜上堆积多晶硅，把前述多晶硅加工成所希望尺寸的栅极的工序，将镍(Ni)膜在前述栅极上进行成膜的工序，通过对前述栅极及前述镍膜进行热处理，使前述栅极全部成为镍硅化物(NiSi)的工序、及选择性地刻蚀除去未硅化物化的镍的工序，按照在p沟道元件上，使多晶硅与镍反应进行硅化物化时含Ni3Si相为要成分而规定前述镍膜的膜厚为膜厚t1，按照在n沟道元件上，使多晶硅与镍反应进行硅化物化时含NiSi相或NiSi2相为主要成分而规定前述镍膜的膜厚为膜厚t2。
例如，通过使前述镍膜的膜厚TNi与前述多晶硅的膜厚TSi的比TNi/TSi≥1.60，可以制得含Ni3Si相为主要成分的前述栅极。
例如，通过使前述镍膜的膜厚TNi与前述多晶硅的膜厚TSi的比为0.55≤TNi/TSi≤0.95，可以制得含NiSi相为主要成分的前述栅极。
例如，通过使前述镍膜的膜厚TNi与前述多晶硅的膜厚TSi的比为0.28≤TNi/TSi≤0.54，并且，使硅化物化用的热处理温度为摄氏650℃以上，可以制得含NiSi2相为主要成分的前述栅极。
前述金属M或前述镍膜进行成膜的工序，例如，可以包含在n沟道元件上和p沟道元件上堆积膜厚t2后，只在n沟道元件上形成对金属M或镍稳定的防扩散层，然后堆积膜厚t1-t2的工序。
前述防扩散层优选是可以对前述金属M的硅化物选择性地刻蚀的层。
前述防扩散层优选以TiN或TaN为主要成分。
前述硅化物化的热处理温度优选是不使前述半导体装置的扩散层接触区域中形成的金属硅化物的电阻值增大的温度。
本发明还提供上述半导体装置的制造方法，其特征是包含：在前述栅绝缘膜上堆积多晶硅，把前述多晶硅加工成所希望尺寸的栅极的工序，将镍(Ni)膜在前述栅极上进行成膜的工序，通过对前述栅极及前述镍膜进行热处理，使前述栅极全部成为镍硅化物(NiSi)的工序，及选择性地刻蚀除去未硅化物化的镍的工序，使前述镍膜的膜厚TNi与前述多晶硅的膜厚TSi的比TNi/TSi≥1.60。
再者，本说明书中所谓「高介电常数」(高k)，是为了与以往通常作为栅绝缘膜使用的二氧化硅(SiO2)构成的绝缘膜进行区别而使用的叫法，意味着一般介电常数比二氧化硅(SiO2)构成的绝缘膜高，其具体的数值没有特殊限定。
发明效果
根据本发明，通过使用硅化物形成栅极，不仅可以避免栅极的耗尽，而且通过控制硅化物的组成，可突破传统而控制高介电常数栅绝缘膜上的电极的功函数。因此，通过对P型MOSFET、N型MOSFET各自形成适当组成的硅化物电极，可进行适于单个器件的阈值电压(Vth)的控制。
此时，由于利用构成硅化物的主要结晶相自适地决定硅化物的组成，故工艺余量宽，可抑制阈值电压(Vth)的偏差。另外，如果选择Ni等可进行低温硅化物工艺的金属，则可抑制源·漏扩散区域的接触硅化物层的高电阻化。
另外，本发明所述的半导体装置的制造方法，在栅绝缘膜上形成多晶硅电极后，由于没有再除去之的工序，故没有栅绝缘膜的表面多次地暴露在湿刻蚀液或有机溶剂中的问题。所以可制造具有可靠性好的金属栅电极及高介电常数栅绝缘膜的CMOSFET。
附图简单说明
图1是第一以往例的CMOSFET的截面图。
图2是第二以往例及比较例2的CMOSFET的截面图。
图3是本发明的第一实施例所述的CMOSFET的截面图。
图4是表示本发明的第一实施例所述的CMOSFET制造方法中各工序的CMOSFET的截面图。
图5是表示在本发明的第一实施例所述的CMOSFET中，镍硅化物的各结晶相中的X射线衍射(XRD)及卢瑟福背散射(RBS)法的测定结果的波形图。
图6是表示按照第一实施例控制镍硅化物栅极的组成，栅绝缘膜采用作为高介电常数材料的HfSiON膜的CMOSFET中的栅容量(C)与栅电压(V)关系的曲线图。
图7是表示由平带电压估计的功函数与镍硅化物栅极的组成比Ni/(Ni+Si)关系的图。
图8是表示利用按照第一实施例制的镍硅化物栅极的功函数可实现的晶体管的阈值电压范围的曲线图。
图9是表示具有按照第一实施例制的镍硅化物栅极的N型MOSFET中漏电流的栅电压依赖性的曲线图。
图10是表示按照第一实施例制的N型MOSFET中电子迁移率与有效电场强度关系的曲线图。
图11是与本发明的第一实施例所述的CMOSFET相对比的比较例1的截面图。
图12是比较例1中的P型MOSFET的栅容量(C)-栅电压(V)特性。
图13是表示由P型及N型MOSFET的C-V特性得出的SiO2膜上的NiSi电极的功函数及HfSiON膜上的NiSi电极的功函数的杂质掺杂量依赖性的曲线图。
符号说明
1        硅衬底
2        元件分隔膜
3        栅绝缘膜
4        多晶硅膜
5        硅氧化膜
6        扩展扩散层区域
7        栅侧壁
8        源·漏扩散层
9        金属膜
10       硅化物层
11       层间绝缘膜
12       第1金属膜
13       防扩散层
14       第2金属膜
19、20   栅极
18      HfSiON膜
实施发明的最佳形式
本发明基于以下新发现而完成：在使用MOSFET的高性能化所要求的高介电常数栅绝缘膜的场合，若分别使N型MOSFET的栅极使用硅(Si)浓度高的硅化物材料，P型MOSFET的栅极使用金属浓度高的硅化物材料，则可利用硅化物组成的微小变化获得大幅度的功函数变化。
该现象与在HfSiON膜上形成多晶硅电极时产生的电极费米能级钉扎(在比较例1中后述)有关系，这种功函数变化在栅绝缘膜使用SiO2的场合不能实现。
即，例如，在作为高介电常数绝缘膜的HfSiON膜上形成Si浓度高的硅化物电极时，在硅化物化前的多晶硅/HfSiON界面产生的费米能级钉扎的影响没消除而残留下来。因此，硅化物电极的功函数成为接近于作为HfSiON膜上的多晶硅电极的费米能级钉扎位置的4.1～4.3eV的值。另外，硅化物电极中的金属浓度高时，费米能级钉扎弱，以致在栅极上反映大体上硅化物本来的功函数值(4.8eV)。
此外，本发明中使用在低温下可以使多晶硅完全硅化物化的金属。
具体地，使多晶硅硅化物化的温度最好是不使源·漏扩散层的接触区域中形成的金属硅化物的电阻值增大的温度，即350～500℃的范围。
此外，本发明中使用在该温度范围内可形成Si浓度高的结晶相和金属浓度高的结晶相这两方的金属。
通过使用这样的金属使多晶硅电极硅化物化，可自适地决定电极的组成，可抑制CMOS工艺的偏差。
如以上所述，作为硅化物中的金属M优选使用镍(Ni)。这是因通过使用Ni实施450℃以下的退火，可使多晶硅完全硅化物化，此外，只改变Ni的供给量便可逐步地控制结晶相组成的缘故。
镍硅化物的组成，由于前述的理由，故至少与HfSiON层相接的区域的组成用NixSi1-x(0＜x＜1)表示时，最好P型MOSFET的栅极使用的镍硅化物中是0.6≤x＜1，并且N型MOSFET的栅极使用的镍硅化物中是0＜x≤0.5。
此外，与HfSiON层相接的区域的组成用NixSi1-x(0＜x＜1)表示时，P型MOSFET的栅极使用的镍硅化物中最好是0.6＜x＜0.8，并且，N型MOSFET的栅极使用的镍硅化物中最好是0.3＜x＜0.55。这是因为Ni的结晶相主要分成NiSi2、NiSi、Ni3Si2、Ni2Si、Ni3Si几类，经过热历史也可形成这些混合物的缘故。
此外，作为最佳值，与HfSiON层相接的区域的组成用NixSi1-x(0＜x＜1)表示时，P型MOSFET的栅极使用的镍硅化物中是0.7＜x＜0.8，并且，N型MOSFET的栅极使用的镍硅化物中是0.45＜x＜0.55。即，优选P型MOSFET的栅极所含的硅化物含有Ni3Si相为主要成分，N型MOSFET的栅极所含的硅化物含有NiSi相为主要成分。
如上述，若可在不使源·漏扩散层的接触区域中形成的金属硅化物的电阻值增大的温度下硅化物化，并且在这样的温度下可形成硅(Si)浓度高的结晶相和金属浓度高的结晶相这两方，则作为金属M的材料则不限定于Ni，也可以使用钽(Ta)、铂(Pt)、钴(Co)、钛(Ti)、铪(Hf)、钒(V)、铬(Cr)、锆(Zr)、铌(Nb)等。
此外，本发明中，栅极的组成以用MxSi1-x(0＜x＜1)表示的金属M的硅化物为主要成分，并且，p沟道上的栅极所含的金属M的硅化物中为x＞0.5，n沟道上的栅极所含的金属M的硅化物中为x≤0.5。
通过使用满足这种条件的金属硅化物，不仅可以抑制起因于以往使用的多晶硅构成的栅极的耗尽的晶体管的漏电流的减少，而且可以获得如下的优点。
(1)可以实现以往的硅化物电极难以实现的高介电常数栅绝缘膜上功函数的控制。
(2)可利用硅化物的结晶相控制硅化物组成，并且，硅化物的结晶相可利用堆积在多晶硅上的金属膜的膜厚进行控制，所以制作条件的余量大，可提高元件的再现性。
(3)通过使用富金属的硅化物，可扩宽功函数的调整幅度，使其比硅的带隙中心大。
(4)通过使用富金属的硅化物，可以采用低温的硅化物化工艺。
(5)由于不需要改变栅极的元素构成，故已不需要如过去那样刻蚀除去堆积在栅绝缘膜上的膜的工序，可以抑制刻蚀造成的对栅绝缘膜的破坏。
(6)硅化物制作工序中可以使用硅化物工艺，栅极的制作工序简便。
此外，上述的说明中虽然对栅极的组成或结晶相的深度方向的分布没有提到，但由于MOSFET的阈值电压(Vth)由栅绝缘膜和与该栅绝缘膜相接的栅极的组合来决定，故只要是栅极与栅绝缘膜相接的区域的构成元素或组成、结晶相满足本发明的条件，则即使是不与栅绝缘膜相接的区域的栅极的构成元素或结晶相不同，或者即使是有栅极沿深度方向的组成变化的场合，也可以获得本发明的效果。
以下，参照附图对本发明的实施例进行说明。
实施例1
图3是本发明的第一实施例所述的CMOSFET的截面图。
本实施例所述的CMOSFET具有硅衬底1，在硅衬底1的表面上形成元件分隔膜2，在邻接的元件分隔膜2之间划定的元件形成区域中分别形成N型MOSFET和P型MOSFET。
N型MOSFET具有作为在硅衬底1上形成的栅绝缘膜的二氧化硅(SiO2)层3，在SiO2层3上形成的HfSiON层18，及在HfSiON层18上形成的栅极19。N型MOSFET中的栅极19使用NixSi1-x(0＜x≤0.5)形成。
P型MOSFET具有在硅衬底1上形成的二氧化硅(SiO2)层3，在SiO2层3上形成的HfSiON层18，及在HfSiON层18上形成的栅极20。P型MOSFET中的栅极20使用NixSi1-x(0.6≤x＜1)形成。
再者，如后述，N型MOSFET及P型MOSFET中不一定必须形成HfSiON层18。
以下所述的结构由于在N型MOSFET和P型MOSFET中通用，故只对N型MOSFET进行说明。
包围SiO2层3、HfSiON层18及栅极19的侧壁，在硅衬底1上形成栅侧壁7。此外，在硅衬底1上形成层间绝缘膜11，使之覆盖栅侧壁7并露出栅极19。
在硅衬底1的表面于栅侧壁7的周围形成硅化物层10。并且，在硅衬底1的内部于栅极19的周围，形成扩展扩散层区域6，此外，在栅侧壁7的圆周且扩展扩散层区域6的下方形成源/漏扩散层8。
图4(a)～(j)是表示本实施例所述的CMOSFET的制造方法中各工序的截面图。以下，参照图4(a)～(j)，对本实施例所述的CMOSFET的制造方法进行说明。
本实施例所述的CMOSFET的制造方法中，在形成层间绝缘膜后，采用通过对该层间绝缘膜进行抛光，平坦化同时可使栅极的上部露出的CMP(化学机械抛光)技术制作N型及P型MOSFET。
首先，如图4(a)所示，在硅衬底1的表面区域使用STI(浅槽隔离)技术形成元件分隔膜2。
接着，在被元件分隔膜2划定的元件形成区域内，在硅衬底1的表面形成栅绝缘膜3。栅绝缘膜3作为高介电常数绝缘膜而形成，包含金属氧化物、金属硅酸盐。导入氮的金属氧化物或导入氮的金属硅酸盐。
特优选构成栅绝缘膜3的金属是Hf或Zr。这是因为含Hf或Zr的高介电常数绝缘膜可以较容易获得对高温的热处理稳定，同时膜中的固定电荷少的膜的缘故。
此外，优选形成与由高介电常数绝缘膜构成的栅极相接并含Hf或Zr的层。因为通过栅极和与栅极相接的高介电常数膜的组合，决定MOSFET的阈值电压。此时，为了降低硅衬底1与栅绝缘膜3的界面的界面能级，进一步减小高介电常数绝缘膜中的固定电荷的影响，也可以在高介电常数绝缘膜与硅衬底1的界面上导入硅氧化膜或硅氧氮化膜。
此外优选的是，也可以形成HfSiON膜代替硅氧化膜或硅氧氮化膜，也可以在硅氧化膜或硅氧氮化膜上形成HfSiON膜18(图4中，为了简化起见只图示出栅绝缘膜3，省略了HfSiON膜18)。
本实施例中，使用栅绝缘膜3中的Hf浓度在深度方向发生变化、在栅极与栅绝缘膜3的界面附近的Hf浓度最高、硅衬底1与栅绝缘膜3的界面附近成为硅热氧化膜的组成的HfSiON膜18。
为了获得这样的HfSiON膜18，首先形成1.9nm的硅热氧化膜后，采用ロングスロ一溅射法堆积0.5nm的Hf，通过在氧中摄氏500℃下1分钟，再在氮中摄氏800℃30秒的2段热处理，使Hf向基底硅氧化膜中固相扩散，形成HfSiO膜。然后，在NH3气氛中于摄氏900℃下进行10分钟的氮化退火，得到HfSiON膜18。
接着，在栅绝缘膜3上形成由厚40nm的多晶硅膜4与厚150nm的硅氧化膜5构成的叠层膜。
如图4(b)所示，采用光刻技术及反应性离子刻蚀(RIE)技术，把该叠层膜加工成栅极4a，接着进行离子注入，以栅极4a为掩模，在栅极4a的周围自适地形成扩展扩散层区域6。
此外，如图4(c)所示，顺序地堆积硅氮化膜和硅氧化膜，然后通过刻蚀在栅极4a的侧壁上形成栅侧壁7。
在该状态下再一次进行离子注入，经过为使离子活化的退火，在扩展扩散层区域6的下方形成源·漏扩散层8。
接着，如图4(d)所示，采用溅射全面地堆积厚20nm的金属膜9。
然后，如图4(e)所示，采用硅化物技术，以栅极19、栅侧壁7及元件分隔膜2为掩模，只在源·漏扩散层上方的区域形成厚约40nm的硅化物层10。该硅化物层10为可以使接触电阻最低的镍-硅化物(NiSi)。也可以使用钴硅化物或钛硅化物代替镍硅化物。
此外，如图4(f)所示，采用CVD(化学气相淀积)法全面地形成由硅氧化膜构成的层间绝缘膜11。
接着，采用CMP技术，如图4(g)所示，将层间绝缘膜11平坦化，再通过进行层间绝缘膜11的回蚀刻，使栅极4a的多晶硅膜4露出。
然后，如图4(h)所示，全面地堆积将与栅极4a的多晶硅膜4形成硅化物的第1金属膜12。
形成第1金属膜12的金属可以从可与多晶硅膜4形成硅化物的金属，例如Ni、Pt、Hf、V、Ti、Ta、W、Co、Cr、Zr、Mo、Nb或这些的合金中选择，但优选使用在源·漏扩散层8上已形成的硅化物层10的电阻值不会变高的温度下可以完全地将多晶硅膜4硅化物化的金属。例如，在源·漏扩散层8上形成镍硅化物(NiSi)层的场合，为了防止因镍二硅化物(NiSi2)化使源·漏扩散层8与配线的接触电阻增高，故必须使此后的工艺温度为摄氏500℃以下。因此，在本实施例中，使用在摄氏500℃以下充分进行硅化物化的Ni。
作为由该工序中的Ni构成的第1金属膜12的膜厚t2，在多晶硅膜4与Ni充分地反应进行硅化物化时，设定膜厚使与栅绝缘膜3相接的区域的组成成为NixSi1-x(0＜x≤0.5)。
最好设定膜厚以便硅化物化反应后的硅化物膜含NiSi相或NiSi2相为主要成分。这是因为含NiSi相或NiSi2相为主要成分的硅化物膜的HfSiON上的功函数可设定成4.4～4.5eV的缘故。本实施例中，作为第1金属膜12，采用DC磁控管溅射法在室温下形成有22nm膜厚的Ni膜。
此外，在作为第1金属膜12的Ni膜上，全面地堆积防止Ni扩散用的防扩散层13。
作为防扩散层13，在完全使栅多晶硅硅化物化用的热处理工序中，必须选择能防止进行硅化物化的金属的扩散，并且自身是稳定的。
此外，如果对已硅化物化的金属及层间绝缘膜11能选择性地刻蚀防扩散层13，则元件制作工序简便而优选使用。本实施例中，作为防扩散层13，采用反应性溅射法在摄氏300℃下堆积膜厚20nm的TiN膜。
接着，如图4(i)所示，使用光刻技术及RIE技术，只除去P型MOSFET区域中的第1金属膜(Ni膜)12上的TiN膜13。
然后，全面地形成与前述的形成硅化物用的第1金属膜12同种的第2金属膜14。即，本实施例中，作为第2金属膜14形成Ni膜。
作为该工序中的第2金属膜14的Ni膜的膜厚t1，与在防扩散层13的下方成膜的第1金属膜(Ni膜)的膜厚t2合并设定膜厚t1，使多晶硅膜4与Ni充分地反应进行硅化物化时与栅绝缘膜3相接的区域的组成成为NixSi1-x(0.5＜x＜1)。
优选设定膜厚t1，使硅化物化反应后的硅化物膜与栅绝缘膜3相接的区域的组成成为NixSi1-x(0.6≤x＜1)。这是因为Ni组成为Si组成的2倍以上的Ni硅化物的HfSiON上的功函数是4.6eV以上的缘故。
此外，优选设定膜厚t1，使硅化物化反应后的硅化物膜含有Ni3Si相为主要成分。这是因为含Ni3Si相为主要成分的硅化物的HfSiON上的功函数是4.8eV的缘故。
本实施例中，采用DC磁控管溅射法，在室温下形成44nm作为第2金属膜14的Ni膜。因此，P型MOSFET区域中的栅绝缘膜3上合计66nm的Ni膜(作为第1金属膜12的Ni膜的膜厚是22nm，作为第2金属膜14的Ni膜的膜厚是44nm)参与硅化物化反应，而N型MOSFET区域中的栅绝缘膜3上只是防扩散层13下的作为第1金属膜12的Ni膜(膜厚22nm)参与硅化物化反应。
然后，对栅绝缘膜3上的多晶硅膜4和第1金属膜12及第2金属膜14进行硅化物化用的热处理。该热处理，为了防止金属膜的氧化，要求在非氧化气氛中进行，同时为了栅绝缘膜3上的多晶硅膜4完全硅化物化，则必须在获得充分的扩散速度，并且在源·漏扩散层8上形成的硅化物层10不会变成高电阻的温度下进行。
本实施例中，由于在源·漏扩散层8上形成的硅化物层10与在栅极4a上形成的硅化物均是Ni，上述的热处理在氮气气氛中摄氏450℃下进行2分钟。在源·漏扩散层8上形成的硅化物层10如果是Co硅化物或Ti硅化物，则可在更高温度下进行热处理。例如，可在摄氏800℃下进行上述的热处理。
通过这种热处理，在N型MOSFET区域中，22nm的作为第1金属膜12的Ni膜与40nm的多晶硅膜4反应，在栅绝缘膜3直接上方进行硅化物化，在P型MOSFET区域中，66nm的Ni膜12、14与40nm的多晶硅膜4反应，在栅绝缘膜3直接上方进行硅化物化。
因此，如图4(i)所示，在N-型MOSFET区域中形成栅极19，在P型MOSFET区域中形成栅极20。
由于在P型MOSFET区域对相同膜厚的多晶硅膜4可供给的Ni的量多，故形成Ni的浓度比N型MOSFET区域的镍硅化物栅极19高的镍硅化物栅极20。
图5是表示镍硅化物的各结晶相中的X射线衍射(XRD)及卢瑟福背散射(RBS)的测定结果的波形图。
如图5所示，本实施例中的Ni膜的膜厚中，N型MOSFET区域的镍硅化物栅极19是NiSi单一相，Ni/(Ni+Si)组成比是约0.5。而P型MOSFET区域的镍硅化物栅极20是Ni3Si相为主并与NiSi相的混合相，Ni/(Ni+Si)组成比是约0.75。
最后，将在热处理中未进行硅化物化反应的剩余的Ni膜12、14及TiN膜13，使用硫酸过氧化氢水溶液，采用湿刻蚀除去。
此外，通过上述的各工序，完全没观察到栅极19、20的剥离。
经过如以上的工序，如图4(j)所示，形成具有在N型MOSFET区域和P型MOSFET区域组成比不同的镍硅化物电极19、20的CMOSFET。
如表1所示，镍硅化物的结晶相，按照堆积在多晶硅膜4上的Ni膜的厚度，即按照供给多晶硅膜4的Ni的量逐步地决定。
[表1]
  TNi/TSi
  0.99   0.67   1.20   1.80
  退火温度(摄氏)   650   NiSi2+NiSi
  600   NiSi
  500   NiSi   NiSi   NiSi+Ni3Si
  450   NiSi   NiSi+Ni3Si
  400   NiSi   NiSi   NiSi+Ni3Si
本发明者发现，例如，作为N型MOSFET用电极使用NiSi相的场合，可以将栅多晶硅膜的厚度(TSi)与Ni膜(TNi)的比(TNi/TSi)设定在0.55～0.95的范围，而作为P型MOSFET用电极使用NiSi3相为主要成分的硅化物的场合，可以使TNi/TSi为1.60以上。
然而，只是NiSi2相为主要成分的硅化物的话，必须将Ni膜的膜厚(TNi)设定成TNi/TSi在0.28～0.54的范围，并且使硅化物化温度为摄氏650℃以上。
此外，决定镍硅化物的功函数的Ni/(Ni+Si)组成，由于利用NiSi2、NiSi、Ni2Si、Ni3Si等的结晶相大致自适地决定，故可获得相同结晶相(即，获得相同功函数)的Ni膜的堆积膜厚或硅化物化温度等的工艺条件的余量宽，可以抑制降低制造工艺的偏差。
如以上所述，可制得在N-型MOSFET区域和P型MOSFET区域中以镍硅化物为栅极，这些栅极的组成比不同，P型MOSFET用镍硅化物栅极的Ni浓度比N型MOSFET用镍硅化物栅极高的互补型MOSFET。
图6是表示按照本实施例控制镍硅化物栅极的组成，栅绝缘膜3采用作为高介电常数材料的HfSiON膜的CMOSFET中的栅容量(C)与栅电压(V)关系的曲线图。
图6示出了栅多晶硅膜的厚度(TSi)与Ni膜(TNi)的比(TNi/TSi)为0.33、0.67、1.80的场合的C-V曲线。如图6所示，看出相应于TNi/TSi的差异C-V曲线的平带电压发生位移。
图7是表示由平带电压估计的功函数与镍硅化物栅极的组成比Ni/(Ni+Si)关系的图。
与图7表示的3个点相对应的Ni/(Ni+Si)组成从左开始分别与NiSi2、NiSi、Ni3Si相相对应。表明，与利用这些结晶相自适地决定的镍硅化物栅极的组成比相对应，决定HfSiON膜上的镍硅化物的功函数。具体地，NiSi2时功函数为约4.4eV、NiSi时功函数为约4.5eV、Ni3Si时功函数为约4.8eV。
图8是表示CMOSFET的阈值电压(Vth)与沟道杂质量关系的曲线图。
由如上述的功函数可预测的CMOSFET的阈值电压(Vth)的范围与沟道杂质量的关系如图8。即，看出由NiSi(功函数约4.5eV)或NiSi2(功函数约4.4eV)构成的镍硅化物栅极可适用于N型MOSFET，由Ni3Si(功函数约4.8eV)构成的镍硅化物栅极可适用于N型MOSFET。
图9是表示NiSi为栅极的N型MOSFET中漏电流-栅电压依赖性的曲线图。图10是表示N型MOSFET中电子迁移率与有效电场强度关系的曲线图。
如图9所示，以NiSi为栅极的N型MOS晶体管的阈值电压(Vth)成为与图8中预测的阈值电压(Vth)同等的值。
此外，如图10所示，晶体管的载流子迁移率也可获得与多晶硅/SiO2组合的晶体管同等的值。
由以上表明，通过使本实施例表示的NiSi栅极与HfSiON栅绝缘膜组合，可以获得优异的晶体管特性。
比较例1
图11是与实施例1相对比的比较例1的截面图。
在图11表示的比较例1中，形成栅绝缘膜3作为高介电常数材料构成的膜，此外，由多晶硅形成栅极。即，N型MOSFET中的栅极21是n+多晶硅电极，P型MOSFET中的栅极22是p+多晶硅电极。
直至形成栅绝缘膜3都实施与实施例1相同的工序，堆积多晶硅后，不堆叠层间绝缘膜11，而把多晶硅刻蚀成栅极21、22。
然后，采用与实施例1相同的方法形成栅侧壁7，形成源·漏扩散层8时杂质也扩散到栅极21、22的多晶硅中。注入量，在N型MOSFET用多晶硅电极21中为磷(P)3E15(cm-2)，P型MOSFET用多晶硅电极22中为硼(B)3E15(cm-2)。
将杂质活化后，采用与实施例1同样的硅化物工序，在源·漏扩散层8及多晶硅栅极21、22上形成镍硅化物。该场合的栅极21、22上的镍硅化物没有达到栅绝缘膜3。
图12是这样制作的比较例1中的P型MOSFET的栅容量(C)-栅电压(V)特性。
由于栅极21、22使用多晶硅，故发生电极的耗尽，在反转区域中产生相当于按EOT增加约5埃的容量劣化。此外，由于多晶硅与高介电常数栅绝缘膜的界面缺陷的影响，在电极与绝缘膜的界面发生电极费米能能钉扎，产生不能控制晶体管的阈值电压的问题。
在栅绝缘膜使用HfSiON的场合，由图9的平带电压求出的多晶硅的功函数不决定于杂质的掺杂而固定在4.1～4.3eV附近，P型MOSFET的阈值电压(Vth)变成-1.0～-0.8V左右的大的值。
比较例2
使用图1所示的以往例作为与实施例1对比的比较例2。
比较例2中，如图1所示，栅绝缘膜3使用硅热氧化膜，作为栅极23、24，为了避免栅极的耗尽，使用作为金属栅极的NiSi电极。
作为栅绝缘膜3使用3nm的热氧化膜，采用与实施例1同样的方法制作直至图4(g)的阶段为止后，向栅多晶硅中注入杂质及活化退火。除了注入条件以外采用与实施例2相同条件进行实施。
变化注入量，使磷(P)及硼(B)均为0至5E20(cm-3)。采用与实施例1相同方法堆积Ni使TNi/TSi＝0.55后，进行摄氏450℃2分钟的退火、形成镍硅化物。该场合，栅极23、24全部为NiSi相。最后进行Ni的剩余刻蚀。
图13是表示由P型及N型MOSFET的C-V特性得出的SiO2膜上的NiSi电极的功函数及HfSiON膜上的NiSi电极的功函数的杂质掺杂量依存性的曲线图。
可以看出，通过改变杂质元素与掺杂量，可在4.4至4.7eV的范围改变功函数。因此，通过使用掺杂杂质的NiSi电极，可以避免电极耗尽，基本上不改变过去的CMOSFET的结构便可以制作阈值电压(Vth)控制性好的金属栅CMOSFET。
然而，这些的结果是栅绝缘膜使用SiO2的场合，不能用于需降低栅极漏电流的低电力操作的CMOSFET。
为了解决该问题，制作了把比较例2的栅绝缘膜3改成在实施例1中说明的硅热氧化膜上叠层HfSiON的结构的元件。
如图13所示，不取决于掺杂量，HfSiON膜上的NiSi电极的功函数为4.5eV而恒定，说明HfSiON膜上不能通过NiSi中的杂质来控制功函数。因此，只将在多晶硅膜与HfSiON膜的界面产生的费米钉扎导致的P型MOSFET的高阈值电压改善0.1V左右，不能达到低电力操作CMOS所要求的阈值。
以上，虽然对本发明的实施例进行了说明，但本发明不限定于上述实施例，在不脱离本发明的宗旨的范围内也可以选择材料及结构进行实施。
例如，虽然栅极硅化物化用的金属元素与源·漏扩散层的硅化物化用的金属元素的组合，如实施例1中所述，必须满足在不引起源·漏扩散层的硅化物变质的温度范围可进行栅多晶硅的硅化物化的条件，但可以根据各个硅化物金属元素的组合，调节热处理温度或时间等的条件，而获得所期望的效果。例如，这是因为有时即使是低温下的硅化物化困难的金属，可通过进行长时间的热处理而硅化物化。
另外，例如，通过把栅绝缘膜上的多晶硅置换成非晶硅，或者调节进行硅化物化的金属的成膜温度，可降低硅化物化温度，也可以根据需要将这些技术并用。

Claims (31)

1.半导体装置，它是具有硅衬底、在前述硅衬底上形成的栅绝缘膜及在前述栅绝缘膜上形成的栅极的半导体装置，其特征在于，前述栅绝缘膜包含金属氧化物、金属硅酸盐、或在金属氧化物或金属硅酸盐中导入氮的高介电常数绝缘膜，
前述栅极的至少与前述栅绝缘膜相接的区域的组成以用MxSi1-x(0＜x＜1)表示的金属M的硅化物为主要成分，
进一步地，p沟道上的栅极所含的前述金属M的硅化物中x＞0.5，n沟道上的栅极所含的金属M的硅化物中x≤0.5。
2.权利要求1所述的半导体装置，其特征在于前述高介电常数绝缘膜含Hf或Zr。
3.权利要求1所述的半导体装置，其特征是在前述高介电常数绝缘膜与前述栅极之间有含Hf或Zr的层。
4.权利要求1所述的半导体装置，其特征在于前述高介电常数绝缘膜是硅氧化膜或硅氧氮化膜与含Hf或Zr的层的叠层结构。
5.权利要求1所述的半导体装置，其特征在于前述高介电常数绝缘膜含HfSiON。
6.权利要求1所述的半导体装置，其特征是在前述高介电常数绝缘膜与前述栅极之间有HfSiON层。
7.权利要求1所述的半导体装置，其特征在于前述高介电常数绝缘膜是硅氧化膜或硅氧氮化膜与HfSiON层的叠层结构。
8.权利要求1～7的任何一项所述的半导体装置，其特征在于前述金属M是可形成能进行硅化物工艺的硅化物的金属。
9.权利要求1～7的任何一项所述的半导体装置，其特征在于前述金属M是镍(Ni)。
10.权利要求9所述的半导体装置，其特征在于前述金属M是镍(Ni)的硅化物中，与前述栅绝缘膜相接的区域的组成用NixSi1-x(0＜x＜1)表示时，p沟道上的栅极所含的前述硅化物中0.6≤x＜1，而n沟道上的栅极所含的前述硅化物中0＜x≤0.5。
11.权利要求9所述的半导体装置，其特征是在p沟道上的栅极含的前述硅化物至少在与前述栅绝缘膜相接的区域中含有Ni3Si相为主要成分，在n沟道上的栅极含的前述硅化物至少在与前述栅绝缘膜相接的区域中含有NiSi相或NiSi2相为主要成分。
12.半导体装置，它是具有硅衬底、在前述硅衬底上形成的栅绝缘膜及在前述栅绝缘膜上形成的栅极的半导体装置，其特征在于，至少前述栅极的与前述栅绝缘膜相接的区域由含Ni3Si相为主要成分的硅化物构成。
13.权利要求12所述的半导体装置，其特征在于前述栅绝缘膜包含金属氧化物、金属硅酸盐、在金属氧化物或金属硅酸盐中导入氮的高介电常数绝缘膜。
14.权利要求13所述的半导体装置，其特征在于前述高介电常数绝缘膜含Hf或Zr。
15.权利要求13所述的半导体装置，其特征是在前述高介电常数绝缘膜与前述栅极之间有含Hf或Zr的层。
16.权利要求13所述的半导体装置，其特征在于前述高介电常数绝缘膜是硅氧化膜或硅氧氮化膜与含Hf或Zr的层的叠层结构。
17.权利要求13所述的半导体装置，其特征在于前述高介电常数绝缘膜含HfSiON。
18.权利要求13所述的半导体装置，其特征是在前述高介电常数绝缘膜与前述栅极之间有HfSiON层。
19.权利要求13所述的半导体装置，其特征在于前述高介电常数绝缘膜是硅氧化膜或硅氧氮化膜与HfSiON层的叠层结构。
20.权利要求12～19的任何一项所述的半导体装置，其特征在于前述栅极用于P型MOSFET。
21.权利要求1～9的任何一项所述的半导体装置的制造方法，其特征是包含：在前述栅绝缘膜上堆积多晶硅，把前述多晶硅加工成所希望尺寸的栅极的工序，将前述金属M在前述栅极上进行成膜的工序，通过对前述栅极及前述金属M进行热处理，使前述栅极全部成为前述金属M的硅化物的工序，及选择性地该蚀除去未硅化物化的金属的工序，
按照在p沟道元件上，使多晶硅与金属M反应进行硅化物化时与前述栅绝缘膜相接的区域的组成成为MxSi1-x(0.5＜x＜1)而规定前述金属M的膜厚为膜厚t1，按照在n沟道元件上，使多晶硅与金属M反应进行硅化物化时与前述栅绝缘膜相接的区域的组成成为MxSi1-x(0＜x≤0.5)而规定前述金属M的膜厚为膜厚t2。
22.权利要求10所述的半导体装置的制造方法，其特征在于包含：在前述栅绝缘上堆积多晶硅，把前述多晶硅加工成所希望尺寸的栅极的工序，将镍(Ni)膜在前述栅极上进行成膜的工序，通过对前述栅极及前述镍膜进行热处理，使前述栅极全部成为镍硅化物(NiSi)的工序，及选择性地刻蚀除去未硅化物化的镍的工序，
按照在p沟道元件上，使多晶硅与镍反应进行硅化物化时与前述栅绝缘膜相接的区域的组成成为NixSi1-x(0.6≤x＜1)而规定前述镍膜的膜厚为膜厚t1，按照在n沟道元件上，使多晶硅与镍反应进行硅化物化时与前述栅绝缘膜相接的区域的组成成为NixSi1-x(0＜x≤0.5)而规定前述镍膜的膜厚为膜厚t2。
23.权利要求11所述的半导体装置的制造方法，其特征是包含：在前述栅绝缘膜上堆积多晶硅，把前述多晶硅加工成所希望尺寸的栅极的工序，将镍(Ni)膜在前述栅极上进行成膜的工序，通过对前述栅极及前述镍膜进行热处理使前述栅极全部成为镍硅化物(NiSi)的工序，及选择性地刻蚀除去未硅化物化的镍的工序，
按照在p沟道元件上，使多晶硅与镍反应进行硅化物化时含Ni3Si相为主要成分而规定前述镍膜的膜厚为膜厚t1，按照在n沟道元件上，使多晶硅与镍反应进行硅化物化时含NiSi相或NiSi2相为主要成分而规定前述镍膜的膜厚为膜厚t2。
24.权利要求23所述的半导体装置的制造方法，其特征在于通过使前述镍膜的膜厚TNi与前述多晶硅的膜厚TSi之比为TNi/TSi≥1.60，制得含Ni3Si相为主要成分的前述栅极。
25.权利要求23所述的半导体装置的制造方法，其特征在于通过使前述镍膜的膜厚TNi与前述多晶硅的膜厚TSi之比为0.55≤TNi/TSi≤0.95，制得含NiSi相为主要成分的前述栅极。
26.权利要求23所述的半导体装置的制造方法，其特征在于通过使前述镍膜的膜厚TNi与前述多晶硅的膜厚TSi之比为0.28≤TNi/TSi≤0.54，并且，使硅化物化用的热处理温度为摄氏650℃以上，制得含NiSi2相为主要成分的前述栅极。
27.权利要求21-23任何一项所述的半导体装置的制造方法，其特征在于将前述金属M或前述镍膜进行成膜的工序包含在n沟道元件上和p沟道元件上堆积膜厚t2后，只在n沟道元件上形成对金属M或镍稳定的防扩散层，然后堆积膜厚t1-t2的工序。
28.权利要求27所述的半导体装置的制造方法，其特征在于前述防扩散层对前述金属M的硅化物可以选择性地刻蚀。
29.权利要求27所述的半导体装置的制造方法，其特征在于前述防扩散层以TiN或TaN为主要成分。
30.权利要求21-29任何一项所述的半导体装置的制造方法，其特征在于前述硅化物化的热处理温度是不使前述半导体装置的扩散层接触区域中所形成的金属硅化物的电阻值增大的温度。
31.权利要求12～20任何一项所述的半导体装置的制造方法，其特征是包含：在前述栅绝缘膜上堆积多晶硅，把前述多晶硅加工成所希望尺寸的栅极的工序，将镍(Ni)膜在前述栅极上进行成膜的工序，通过对前述栅极及前述镍膜进行热处理，使前述栅极全部成为镍硅化物(NiSi)的工序，及选择性地刻蚀除去未硅化物化的镍的工序，
其中前述镍膜的膜厚TNi与前述多晶硅的膜厚TSi的比为TNi/TSi≥1.60。
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