CN1235292C - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其制造方法，其目的在于，在DTMOS中增大衬底偏置系数γ，实现进一步降低阈值电压。具备：Si支持衬底；向支持Si衬底(1)的表面层导入杂质形成的扩散层(6)；被配设在扩散层(6)上的埋入绝缘膜(2)；被配设在埋入绝缘膜(2)上的岛状的Si活性层(3)；被形成在活性层(3)内的沟道(8)；如夹着沟道(8)那样被形成在活性层(3)内的源和漏区域S、D；被形成在沟道(3)上的栅绝缘膜(4)；在该栅绝缘膜(4)上并且在活性层(3)的侧面上形成的，将上述沟道(8)、源和漏S、D绝缘分离的栅电极(5)；与上述活性层连接的电极。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，特别涉及实现降低阈值电压的MISFET。
背景技术
以往，为了降低MOS-LSI的消耗电力，持续降低电源电压Vdd。可是，为了防止OFF(断开)电流增加，MOSFET的阈值电压Vth没怎么降低。因而，有晶体管的驱动能力Id降低的趋势。作为打破它的器件提出了动态阈值电压MOSFET(Dynamic threshold-voltage MOSFET，DTMOSFET)(参考文献：Fariborz Assaderaghi等人著的“Dynamic threshold-voltageMOSFET(DTMOS)for Ultra-Low voltage VLSI”，IEEE Trans.ElectronDevices，vol.44，pp.414-421，1997)。
DTMOSFET是电气连接栅和阱(在SOI衬底的情况下是Si-体)的MOSFET，电源电压Vdd即使小驱动能力也大，而且是具有OFF电流小这种优点的器件。这种优点产生的原因根据DTMOSFET特有的动作原理说明，即，栅电压传导到衬底上产生衬底偏置效应，晶体管ON(导通)时阈值电压Vth低，OFF时阈值电压Vth高。
进而，除此以外具有以下所示的优点(参考文献：A.Yagishita等人著的“Dynamic Threshold Voltage Damascene Metal Gate MOSFET(DT-DMG-MOS)with low threshold voltage，high drive current，anduniform electrical characteristics，”IEDM Tech.Dig.，pp.663-666，2000)。
(1)在DTMOSFET是纵方向(沟道面垂直方向)电场小，载流子的迁移率大，可以实现高的驱动能力的理由之一。
(2)在DTMOSFET中因为成为dVg/dVch＝1，所以在不发生短沟道效应的区域中S-factor总是约60mV/decade和理想的值(在室温下的最佳值)。
(3)可以降低阈值电压的偏差(阈值电压偏差：ΔVth1(DTMOSFET)＜ΔVth2(通常的MOSFET)＝。
但是，存在增大衬底偏置(バイアス)系数γ(＝dVth/dVbs)困难的问题。
如上所述，在DTMOSFET中，不能增大衬底偏置系数γ，存在不能实现阈值电压进一步降低的问题。
发明内容
本发明的目的在于提供增大衬底偏置系数γ，可以实现阈值电压的进一步降低的半导体器件及其制造方法。
本发明为了实现上述目的构成如下。
(1)本发明的半导体器件具备：由半导体构成的支持层；在该支持层的表面层中导入杂质而形成的扩散层；被配设在该扩散层上的埋入绝缘层；被配设在上述埋入绝缘层上的岛状的活性层；形成在上述活性层内的沟道区域；夹着上述沟道区域那样形成在上述活性层内的源和漏区域；被形成在上述沟道区域上的栅绝缘膜；在该栅绝缘膜上并且被形成在上述岛状的活性层的侧面的，绝缘分离上述沟道区域、源区域以及漏区域的栅电极；与上述活性层连接的栅电极。
(2)本发明的半导体器件具备：半导体衬底；被形成在半导体衬底内的沟道区域；被形成在该半导体衬底的沟道区域上的前栅绝缘膜；被形成在该栅绝缘膜上的前栅电极；夹着上述沟道区域那样形成在上述半导体衬底内的源和漏区域；被形成在第1栅电极下方的上述半导体衬底内的，和前栅电极电气连接的，与前栅电极功函数不同的后栅电极；被形成在与前栅绝缘膜相对的第2栅电极表面的后栅绝缘膜。
(3)本发明的形成MISFET的半导体器件的制造方法，其特征在于包含：准备顺序层积有由半导体构成的支持衬底、埋入绝缘膜、半导体层的SOI衬底的工序；在与上述埋入绝缘膜邻接的支持衬底的表面层导入杂质形成扩散层的工序；选择蚀刻除了包含MISFET的源和漏区域以及沟道区域的区域以外的上述半导体层，形成在内部形成源和漏区域以及沟道区域的上部构造的工序；在上部构造的侧面形成侧壁绝缘膜的工序；选择蚀刻在上述侧壁绝缘膜的侧部露出的上述半导体层使上述埋入绝缘膜露出，在上述上部构造的下部形成在该上部构造的侧面的侧部、上面露出的下部构造的工序；在上述下部构造和上述侧壁绝缘膜的周围的上述埋入绝缘膜上，形成绝缘层的工序；在上述上部构造的沟道区域上形成伪栅(ダミ-ゲ-ト)的工序；在上述伪栅未被覆盖的上述上部构造内选择导入杂质，形成源和漏区域的工序；在上述伪栅周围形成层间绝缘膜的工序；选择除去上述伪栅，由上述层间绝缘膜构成侧壁，形成上述沟道区域露出的栅沟的工序；在上述栅沟底部的上部构造上形成栅绝缘膜的工序；
蚀刻上述栅沟的底的一部分的栅绝缘膜、绝缘层，形成使上述下部构造的侧面的一部分露出的孔的工序；
在上述栅沟和孔内形成栅电极的工序；
蚀刻上述层间绝缘膜、绝缘层和埋入绝缘膜的一部分，形成与上述扩散层连接的接触孔的工序；
在上述接触孔内，形成上层配线的工序。
(4)本发明的形成MISFET的半导体器件的制造方法包含：在半导体衬底的内部形成空洞的工序；在上述半导体衬底上形成与上述空洞连接的孔的工序；在上述空洞和孔的表面露出的半导体衬底的表面形成后栅绝缘膜的工序；在由上述后栅绝缘膜覆盖表面的上述空洞和孔内形成后栅电极的工序；在上述上部构造的上述MISFET的沟道区域上形成伪栅的工序；向上述伪栅未被覆盖的上述半导体衬底内导入杂质，形成源和漏区域的工序；在上述伪栅周围形成层间绝缘膜的工序；选择除去上述伪栅，由上述层间绝缘膜构成侧壁，形成上述半导体衬底和后栅电极露出的栅沟的工序；在上述栅沟的底面形成前栅绝缘膜的工序；蚀刻上述栅沟底面的上述前栅绝缘膜的一部分，形成与上述后栅电极连接的接触孔的工序；在上述栅沟以及接触孔内，形成和上述后栅电极功函数不同的前栅电极的工序。
(5)本发明的形成MISFET的半导体器件的制造方法包含：在半导体衬底的内部形成空洞的工序；在上述半导体衬底上形成与上述空洞连接的孔的工序；在上述空洞和孔的表面露出的半导体衬底的表面形成后栅绝缘膜的工序；在由上述后栅绝缘膜覆盖表面的上述空洞和孔内形成后栅电极的工序；在上述半导体衬底上形成前栅绝缘膜的工序；在上述MISFET的沟道区域上的上述前栅绝缘膜上，形成和上述后栅电极功函数不同的前栅电极的工序；在未由上述前栅电极覆盖的上述半导体衬底内选择导入杂质的工序；蚀刻上述前栅电极和前栅绝缘膜的一部分，形成与上述后栅电极连接的孔的工序；在上述孔内和前栅电极上形成电极的工序。
附图说明
图1是展示实施方式1的半导体器件的结构的图。
图2是展示实施方式2的半导体器件的结构的平面图。
图3是展示实施方式2的半导体器件的制造工序的工序断面图。
图4是展示实施方式2的半导体器件的制造工序的工序断面图。
图5是展示实施方式2的半导体器件的制造工序的工序断面图。
图6是展示实施方式2的半导体器件的制造工序的工序断面图。
图7是展示实施方式2的半导体器件的制造工序的工序断面图。
图8是展示实施方式2的半导体器件的制造工序的工序断面图。
图9是展示实施方式2的半导体器件的制造工序的工序断面图。
图10是展示实施方式2的半导体器件的制造工序的工序断面图。
图11是展示实施方式2的半导体器件的制造工序的工序断面图。
图12是展示实施方式2的半导体器件的制造工序的工序断面图。
图13是展示实施方式2的半导体器件的制造工序的工序断面图。
图14是展示实施方式2的半导体器件的制造工序的工序断面图。
图15是展示实施方式2的半导体器件的制造工序的工序断面图。
图16是展示实施方式2的半导体器件的制造工序的工序断面图。
图17是说明实施方式2的半导体器件的工作状态的图。
图18是展示实施方式3的半导体器件的结构的断面图。
图19是展示实施方式4的半导体器件的结构的断面图。
图20是展示实施方式5的半导体器件的结构的图。
图21是展示实施方式6的半导体器件的基本结构的图。
图22是展示实施方式6的半导体器件的结构的断面图。
图23是展示实施方式7的使用了DTMOSFET的CMOS倒相器的结构的电路图。
图24是展示实施方式7的逻辑电路中经常使用的2输入NAND电路结构的电路图。
图25展示图24所示的2输入NAND电路的真值表的图。
图26是展示使用了实施方式7的DTCMOS的2输入NAND电路的制造方法的工序图。
图27是展示使用了实施方式7的DTCMOS的2输入NAND电路的制造方法的工序图。
图28是展示使用了实施方式7的DTCMOS的2输入NAND电路的制造方法的工序图。
图29是展示使用了实施方式7的DTCMOS的2输入NAND电路的制造方法的工序图。
图30是展示使用了实施方式7的DTCMOS的2输入NAND电路的制造方法的工序图。
图31是展示使用了实施方式7的DTCMOS的2输入NAND电路的制造方法的工序图。
图32是展示使用了实施方式7的DTCMOS的2输入NAND电路的制造方法的工序图。
图33是展示使用了实施方式7的DTCMOS的2输入NAND电路的制造方法的工序图。
图34是展示使用了实施方式7的DTCMOS的2输入NAND电路的制造方法的工序图。
图35是展示使用了实施方式7的DTCMOS的2输入NAND电路的制造方法的工序图。
图36是展示使用了实施方式7的DTCMOS的2输入NAND电路的制造方法的工序图。
图37是展示使用了实施方式7的DTCMOS的2输入NAND电路的制造方法的工序图。
图38是展示使用了实施方式7的DTCMOS的2输入NAND电路的制造方法的工序图。
图39是展示使用了实施方式7的DTCMOS的2输入NAND电路的制造方法的工序图。
图40是展示使用了实施方式7的DTCMOS的2输入NAND电路的制造方法的工序图。
图41是展示使用了实施方式8的DTCMOS的2输入NAND电路的制造方法的工序图。
图42是展示使用了实施方式8的DTCMOS的2输入NAND电路的制造方法的工序图。
图43是展示使用了实施方式8的DTCMOS的2输入NAND电路的制造方法的工序图。
图44是展示使用了实施方式8的DTCMOS的2输入NAND电路的制造方法的工序图。
图45是展示使用了实施方式8的DTCMOS的2输入NAND电路的制造方法的工序图。
图46是展示使用了实施方式8的DTCMOS的2输入NAND电路的制造方法的工序图。
图47是展示实施方式9的金属栅DTnMOSFET的结构的断面图。
图48是展示实施方式10的半导体器件的制造工序的工序断面图。
图49是展示实施方式10的半导体器件的制造工序的工序断面图。
图50是展示用图48～图49所示的工序制成的半导体器件的Ig-Vg特性的特性图。
图51是展示用以往的制造工序制成的半导体器件的Ig-Vg特性的特性图。
符号说明
1  支持衬底
2  埋入氧化膜
3  活性层
4  栅绝缘膜
5  金属栅电极
6  p+扩散层
7  EIB
8  沟道
9  侧壁绝缘膜
具体实施方式
以下参照附图说明本发明的实施方式。
实施方式1
一般，在DTMOSFET中，连接栅(ゲ-ト)和阱(ウエル)(SOI衬底的情况下是Si体)把阱作为后栅(バツクゲ-ト)使用。进而，后栅的栅绝缘膜是耗尽层。为了降低阈值电压Vth，需要增大衬底偏置系数γ。
γ＝|dVth/dVbs|＝Cdep/Cox
在此，Vbs是后偏置电压，Cdep是由耗尽层产生的耗尽层电容，Cox是栅绝缘膜电容。
即，为了增大衬底偏置系数γ，只要增大耗尽层电容Cdep即可。因此，只要提高阱的杂质浓度减小耗尽层厚即可，但如果单纯提高阱的杂质浓度则存在阈值电压上升的问题。因而，把沟道的杂质分布图(プロフアイル)设置为台阶(ステツプ)状的技术是有效的。即，需要形成在沟道表面的杂质浓度低、在深的地方(深度＞数10nm以上)阶梯状地变化为高浓度的沟道分布图。于是可以在低地抑制阈值电压的同时增大衬底偏置系数γ(＝dVth/dVbs)。
但是，这样的台阶状沟道分布图的形成是困难的。这是因为为了形成它，需要δ掺杂技术，另外，必须使沟道形成后的热工序极其低温化的缘故。
因而在本发明中提出图1所示那样的构造的DTMOSFET。图1是展示本发明的实施方式1的半导体器件的结构的图。图1(a)是平面图，图1(b)是同一图(a)的A-A’部的断面图。
本器件，如图1所示，使用Si支持衬底1、埋入氧化膜2以及Si活性层3层积的SOI衬底。在Si支持衬底1的表面形成与埋入氧化膜2接触的p+扩散层6。p型Si活性层3，由下部构造3b，和被形成在下部构造3b上与Si支持衬底1的主面平行的断面积比下部构造3b小的上部构造3a构成。在上部构造3a侧面形成侧壁绝缘膜9。在Si活性层3的上部构造3a的沟道区域上形成栅绝缘膜4。在栅绝缘膜4上，形成覆盖侧壁绝缘膜9的表面和下部构造3b侧面的金属栅电极5。在Si活性层3的上部构造3a内，如夹着金属栅电极5那样，形成源S和漏D。
如果在栅电极5上施加电压，则在上部构造3a表面形成沟道8。另外，通过从被形成在埋入氧化膜2之下的p+扩散层6施加电场，在Si活性层3背面界面上电感应EIB(Electrically Induced Body，蓄积空穴或者电子)7。该被电感应的EIB7和下部构造3b侧面部的金属栅电极5电气连接。
这样一来，得到以下的优点。
(1)因为可以电气性地形成与理想的台阶状沟道分布图等效的构造，所以可以增大衬底偏置系数γ。其结果，可以实现阈值电压的进一步降低。
即，可以最大限度发挥DTMOS的性能提高效果。
(2)因为通过电感应的高浓度的载流子电气连接Si半导体层3和金属栅电极5，所以即使在Si半导体层侧面不形成高浓度杂质扩散层也可以降低接触电阻。
(3)因为在Si活性层3侧面进行栅电极5和Si活性层3的连接，所以可以减少接触部分的平面布局(レイアウト)面积。
(4)因为DTMOS工作，所以可以得到S因子＝60mV/decade(理想值)、低阈值电压、高迁移率、高驱动力。
(5)根据DTMOS的工作原理，即使沟道硅厚度有偏差，也可以抑制阈值电压偏差。
实施方式2
在本实施方式中，详细说明为了实现实施方式1的图1所示的半导体器件的制造方法。
图2是展示本发明的实施方式2的半导体器件的结构的平面图。图3～图16是展示本发明的实施方式2的半导体器件的制造工序的工序断面图。在图3～图16中，图n(a)相当于图2的A-A’部的断面图，图n(b)相当于图2的B-B’部的断面图(n＝3～16)。
如果按照工序顺序进行说明，则首先如图3所示，准备层积有Si支持衬底11、埋入氧化层12，以及Si活性层13的SOI衬底。在此，Si活性层13的膜厚度例如是60nm。接着，向Si活性层13和Si支持衬底11离子注入硼，在埋入氧化膜12下的硅衬底11的表面层形成p+高浓度杂质层14。
接着，如图14所示，在Si活性层13上顺序形成厚度5nm左右的硅氧化膜15、厚度100nm左右的硅氮化膜16。那样，对硅氧化膜15以及硅氮化膜16形成图案，使得内部剩下源和漏区域，以及形成沟道区域的区域。而后，把硅氧化膜15以及硅氮化膜16作为掩膜，蚀刻Si活性层13达30nm左右。在至此的工序中，在Si活性层13形成凸状的上部构造13a。
接着，如图5所示，在整个面上堆积硅氮化膜后，通过进行RIE等的各向异性蚀刻，在上部构造的侧壁形成侧壁绝缘膜17。
如图6所示，把侧壁绝缘膜17以及硅氮化膜16用作掩膜，对Si活性层13的下部构造进行各向异性蚀刻，使埋入氧化膜12露出，形成深度50nm左右的浅槽(シヤロ-·トレンチ)。在至此的工序中，Si活性层13，被加工成岛状。岛状的Si活性层13，被加工为下部构造13b，和被形成在下部构造13b上的、与Si支持衬底11的主面平行的断面积比下部构造13b小的上部构造13a。
接着，如图7所示，在堆积硅氧化膜后，通过用CMP对硅氧化膜的表面进行平坦化，在Si活性层13和侧壁绝缘膜17的周围形成元件分离绝缘膜18。
接着，如图8所示，在除去残留在Si活性层13上的硅氮化膜16和硅氧化膜15后，氧化Si活性层13的表面，形成5nm左右的薄热氧化膜19。
接着，如图9所示，在热氧化膜19上，在以100nm左右的厚度堆积多晶硅后，对多晶硅形成图案，之后在形成栅电极的区域形成伪栅20。而后，把伪栅20作为掩膜使用，进行n型杂质的离子注入，形成源·漏扩散层21。在此的离子注入条件的一例为，n型杂质是As，加速电压是45keV，剂量(ド-ズ量)是3×1015cm-2。在离子注入后，为了使源/漏扩散层活性化，进行～1000℃的退火处理。
接着，如图10所示，在堆积硅氮化膜后，通过进行各向异性蚀刻，在伪栅20的侧面形成厚度30nm左右的隔层(スペ-サ)22。在整个面上堆积TEOS-SiO2膜23大约150nm后，用CMP对TEOS-SiO2膜的表面进行平坦化，使伪栅20和隔层22的顶上露出。
接着，如图11所示，通过CDE或者湿蚀刻等除去伪栅20，在栅形成预定区域形成栅沟24。通过HF系的湿蚀刻，除去在栅沟24的底面露出的热氧化膜19，使Si活性层(上部构造)13在栅沟24的底面露出。
在此形成原本的栅绝缘膜。因为是在已经形成源/漏后，所以以后不存在600℃以上的高温热处理工序。因而在栅绝缘膜上不只是SiO2膜还可以使用HfO2膜、ZrO2膜、Ta2O5膜、TiO2膜和(Ba，Sr)TiO3等的高电介质膜、强电介质膜等，可以在栅电极中使用金属材料。在栅绝缘膜中使用了高电介质膜和强电介质膜的情况下，需要根据所使用的栅绝缘膜选择栅电极材料，可以使用Al、W、Ru、Mo、TiN、TaN、WN、Nb等。
在本实施方式中，展示作为High-k栅绝缘膜使用ZrO2膜、作为栅电极使用Al/TiN的例子。
接着，如图12所示，氮化在栅沟24的底面露出的Si活性层13的表面从而形成薄的氮化膜(未图示)后，堆积实际膜厚度3nm左右的ZrO2膜25。而后，作为第1层的金属栅电极，使用CVD法形成膜厚度5nm左右的TiN膜26。
接着，如图13所示，在TiN膜26上，形成抗蚀剂27，把抗蚀剂27作为掩膜在选择性地蚀刻SiO2的条件下进行RIE，形成接触孔28。之后，通过在接触孔28内埋入栅电极，电气连接栅电极和Si活性层(下部构造)13。
在蚀刻时，因为由Si活性层13侧壁的硅氮化膜构成的侧壁绝缘膜17成为蚀刻阻挡(ストツパ-)，所以Si活性层13表面的边缘未露出。另外，因为在形成TiN膜26后进行抗蚀剂加工，所以因为不需要在栅绝缘膜的正上方进行抗蚀剂图案形成，所以不需要担心栅绝缘膜的可靠性劣化。在Si活性的两侧面形成2个接触孔28的原因是，即使硅体的电阻提高，施加在栅电极上的电位也可以很好地传送到Si活性层13的各个角落。
如图14所示，在除去抗蚀剂27后，堆积300nm左右Al膜29，在埋入栅沟24以及接触孔28后，用CMP平坦化Al膜29表面，并且顺序进行TiN膜26和ZrO2膜25的平坦化。在至此的工序中，在栅沟24内形成TiN膜26和Al膜29的层积构造的金属栅电极。
接着，如图15所示，在整个面上用CVD法堆积TEOS-SiO2膜，形成层间绝缘膜30。而后，对层间绝缘膜30、TEOS-SiO2膜23、以及热氧化膜19进行图案形成，形成与源·漏扩散层21连接的接触孔31a，以及与栅电极连接的接触孔(未图示)。另外，对层间绝缘膜30、TEOS-SiO2膜23、元件分离绝缘膜18，以及埋入氧化膜12进行图案形成，形成与p+扩散层14连接的接触孔31b。接触孔31a和接触孔31b的形成，可以同时进行，也可以分别进行。
以下，如图16所示，在堆积配线材料，例如Al膜后，通过进行图案形成，形成与源·漏扩散层21连接的上层金属配线32，以及与p+扩散层14连接的上层金属配线33。这时，与Al膜29连接的上层金属配线(未图示)也同时形成。
通过以上的工序，完成本实施方式的半导体器件。
如果采用本实施方式所示的半导体器件，则可以得到以下效果。
(1)因为可以电气形成和理想的δ掺杂沟道(台阶状沟道分布图)等效的沟道构造，所以DTMOS晶体管的性能(驱动电流、衬底偏置系数等)提高。即可以最大限度地发挥DTMOS性能提高的效果。
(2)图17展示在p+扩散层14上施加电压的状态。如图17所示，通过在p+扩散层14上施加电压，在与埋入氧化膜12连接的Si活性层13的底面感应出高浓度的空穴40。因而，即使在Si活性层13和栅电极的连接部位不形成高浓度杂质扩散层，也可以降低接触电阻。
实施方式3
图18是展示本发明的实施方式3的半导体器件的结构的断面图。在本实施方式中，形成有CMOS晶体管。制造方法因为和实施方式2相同所以省略。形成有p型体13a以及n+型源/漏区域21a的nMOS晶体管的EIB是空穴。另外，形成有n型体13b以及p+型源/漏区域21b的pMOS晶体管的EIB是电子。金属栅电极29和体13a、13b，在Si活性层13下部的侧面电气连接。因为是金属栅，所以无论在n型、p型的哪个活性层都可以取得低电阻接触。进而，在是多晶硅栅的情况下，由于掺杂剂是n+或者p+，存在可以低电阻接触的活性层哪一方是导电型的问题。
另外，沟道SOI的导电型，在反向模式(Inversion-mode)工作的情况下，是p型(nMOS)、n型(pMOS)，在积累模式(Accumulation-mode)工作的情况下，是n型(nMOS)、p(pMOS)。有关反向模式工作、积积模式工作的说明，请参照文献：Makoto Takamiya和Toshiro Hiramoto著的“High performance electrically induced body dynamic threshold SOIMOSFET(EIB-DTMOS)with large body effect and low thresholdvoltage，”IEDM Tach.Dig.pp.423-426，1998。
如果采用本实施方式，则对于nMOS、pMOS两方，都可以得到和实施方式1、2所示的半导体器件相同的优点。
实施方式4
图19是展示本发明的实施方式4的半导体器件的结构的断面图。在本实施方式中，连接栅电极29和体(ボデイ)13的接触(コンタクト)只在1个位置上形成。该半导体器件的制造方法因为和实施方式2相同所以省略。由于把接触设置为1个，因而可以得到和实施方式1、2同样的优点，进而，因为接触的数减少，所以可以减少布局面积。
实施方式5
图20是展示本发明的实施方式5的半导体器件的结构的图。
图20(a)是半导体器件的平面图，图20(b)是同一图(a)的A-A’部的断面图。如图20所示，在埋入氧化膜上形成有两个岛状的Si活性层13a、b。在两个Si活性层13a、b上，分别形成有侧壁绝缘膜17、ZrO2膜25以及TiN膜26。
而后，如覆盖分别形成在两个Si活性层13a、b上的侧壁绝缘膜17、TiN膜26上以及Si活性层13的侧面那样形成栅电极29。在本实施方式的半导体器件中，晶体管的沟道被分成2个，通过并联的2个子晶体管(サブトランジスタ)的结合形成1个晶体管。如图20(a)所示，是晶体管的栅宽度W＝W1+W2。
如果是本实施方式的构成，则除了可以得到和实施方式1一样的效果外，因为可以减小各个栅宽度，所以栅电位可以充分地传到体上(体的电阻对动作速度不产生不利影响)。当然，也可以用2个或以上的子晶体管构成1个晶体管。
实施方式6
在本实施方式中，考虑把耗尽层置换为绝缘膜。图21是展示本发明的实施方式6的半导体器件的基本结构。如图21所示，把以往的DTMOS的阱部分置换为后栅电极41，把耗尽层(δ掺杂层)置换为后栅绝缘膜42和硅沟道层43。这样，把形成在前栅绝缘膜44上的前栅电极45设置成n+型poly-Si膜，把后栅电极41设置成p+型poly-Si膜，改变了前栅电极45和后栅电极41的功函数后的双栅结构，和以往的DTMOS一样工作。更详细的工作说明，请参照参考文献Stephen Tang著的“Dynamic ThresholdMOSFETs for Future Integrated Circuits”(Doctor thesis at University ofCalifornia，Berkeley，2001，可以在因特网上找到http：//www-device.eecs.berkeley.edu/～stang/thesis.pdf)。
这样，如果把耗尽层置换为后栅绝缘膜42，因为容易进行后栅绝缘膜的薄膜化，所以可以使衬底偏置效果γ最大化。
采用这样的构造，形成图22(a)、(b)那样的DTMOSFET(也可以称为双栅极晶体管)。图22是展示本发明的实施方式6的半导体器件的结构的断面图。在图22中，51是Si支持衬底，52是埋入绝缘膜、53是源/漏区域，54是硅衬底。图22(a)所示的DTMOSFET使用SOI衬底形成，图22(b)所示的DTMOSFET使用整体(バルク)的硅衬底54。在图22(b)所示的DTMOSFET中，在形成于硅衬底54内的空洞内形成后栅电极41，以及后栅绝缘膜42。
通过采用在本实施方式中说明的结构，可以实现具有以下那样的优点的理想的DTMOSFET。
(1)因为可以形成和理想的δ掺杂沟道(台阶状沟道分布图)等效的沟道构造，所以可以增大衬底偏置系数γ。其结果，可以实现阈值电压的进一步降低。
即可以最大限度地发挥DTMOS的性能提高效果。
(2)因为后栅绝缘膜将后栅电极和源/漏区域绝缘分离，所以可以形成没有顺方向接合泄漏的DTMOS晶体管。因此，即使电源电压Vdd在0.7V或以上也可以使用DTMOS。
实施方式7
在本实施方式中，说明使用在实施方式6中说明的构造的DTMOSFET的，2输入NAND电路。
图23是展示使用了DTMOSFET的CMOS倒相器的结构的电路图。因为在DTMOSFET中有特征的地方是电气连接栅和阱，所以倒相器内的n阱、p阱之间(最一般的是，共同具有同样栅配线的多个DTMOS晶体管的阱相互之间)通过栅电气短路。因而，不需要在这样的阱之间形成分离用绝缘膜。
图24、图25是分别展示在逻辑电路中经常使用的2输入NAND的结构的电路图、真值表。
在图26～40中，以该2输入NAND电路为例，说明本发明的实施方式7的半导体器件的制造方法。
图26～40是展示使用了实施方式7的DTCMOS的2输入NAND电路的制造方法的工序图。在图26～图40中，(a)是平面图，(b)是A-A’部的断面图，(c)是B-B’的断面图，(d)是C-C’断面图。
按照工序顺序进行说明。首先，如图26所示，在硅衬底81表面形成p型阱82以及n型阱83。在栅形成预定区域下的硅衬底81内形成由ESS技术(参考文献：T.Sato等人著的“ESS，”IEDM Tech.Dig.，pp.000-000，1999)产生的空洞84。简单地说明空洞的形成方法。在硅衬底81上用热氧化法以及CVD法形成氧化膜层后进行图案形成，把该图案形成后的氧化膜作为掩膜用公知的RIE法进行硅衬底的蚀刻。其后，在剥离氧化膜后，通过例如在氢气等的还原型气体氛围中进行热处理，在硅衬底81中形成空洞84。
接着，如图27所示，在硅衬底81上，顺序形成厚度5nm左右的硅氧化膜85、厚度100nm左右的硅氮化膜86。在对硅氧化膜85以及硅氮化膜86进行图案形成后，把图案形成后的硅氮化膜86作为掩膜，在硅衬底81形成深度200nm左右的沟，通过在该沟中埋入硅氧化膜形成元件分离(STI)87。在形成沟时，使沟贯通空洞84，沟的底面形成得比空洞84的底面还深。通过这样地形成，空洞84被分断成空洞84a和空洞84b二部分。
进而，虽然空洞84在沟的侧面露出，但通过使埋入沟内的材料的堆积条件最佳化，可以不把埋入材料埋入空洞84内。
接着，如图28所示，全面地对硅氧化膜形成具有蚀刻选择性的硅氮化膜88。接着，在硅氮化膜88上形成涉及nMOS一侧的空洞84a和元件分离87的一部分的开口。而后，把硅氮化膜88作为掩膜用RIE除去元件分离87，形成与空洞84连接的孔89。
接着如图29所示，在露出于空洞84a以及孔89的表面的p型阱82以及硅衬底81的表面，形成厚度4nm左右的热氧化膜90。接着，如图30所示，在如埋入空洞84以及孔89内那样堆积p+型poly-Si膜91后，用CMP法对p+型poly-Si膜91的表面进行平坦化。硅氮化膜88作为CMP阻挡起作用。该p+型poly-Si膜91，成为nMOS一侧的后栅。选择材料使得nOS侧的后栅电极的功函数比之后形成的前栅电极材料的功函数大。
接着，如图31所示，在硅氮化膜88上形成涉及pMOS侧的空洞84b和元件分离87的一部分的开口。这时，开口也可以形成为有些不一致地覆盖在p+型poly-Si膜91上。而后，以硅氮化膜88作为掩膜用RIE除去元件分离87，形成与空洞84b连接的孔92。
接着，如图32所示，和nMOS侧一样，在形成厚度4nm左右的热氧化膜93后，形成n+型poly-Si膜94。该n+型poly-Si膜94，成为pMOS侧的后栅。选择材料使得pMOS侧的后栅电极的功函数比之后形成的前栅电极材料的功函数小。
进而，热氧化膜(后栅绝缘膜)90、93的膜厚度，优选地，形成为此后被形成在阱上的栅绝缘膜(前栅绝缘膜)的膜厚度的3倍左右的膜厚度。其原因请参照文献Stephen Tang著的“Dynamic Threshold MOSFETs forFuture Integrated Circuits”(Doctor thesis at University of California，Berkeley，2001，可以在因特网上找到http：//www-device.eecs.berkeley.edu/～stang/thesis.pdf)。
接着，如图33所示，除去不需要的p+型poly-Si膜91、n+型poly-Si膜94，硅氮化膜88，硅氧化膜85、87。然后，在p型阱82、n型阱83、p+型poly-Si膜91以及n+型poly-Si膜94的表面，形成膜厚度4nm左右的新的硅氧化膜95。
接着，如图34所示，在表面用LPCVD法堆积膜厚度100nm左右的硅氮化膜96。为了形成之后除去的伪栅，对硅氮化膜96进行图案形成，有选择地在栅形成区域上保留。进而，硅氮化膜96在后面的加工中作为离子注入时的掩膜、CM阻挡等使用。
然后，在用抗蚀剂覆盖pMOS侧的表面后，在nMOS一侧进行n型杂质的离子注入，形成n+源/漏扩散层97。在除去抗蚀剂用抗蚀剂覆盖nMOS一侧的表面后，在pMOS一侧进行p型杂质的离子注入，形成p+源/漏扩散层98。此时形成源/漏扩散层97、98使得与氧化膜90、93连接。
进而，如果有必要，则也可以形成延伸(エクステンシヨン)构造。在延伸构造的情况下在延伸用的离子注入后，在硅氮化膜96的侧面形成由硅氧化膜构成的侧壁。用于形成侧壁的硅氧化膜的膜厚度是30nm左右，延伸用n-扩散层的注入条件，是离子种类为As，加速电压为15keV，剂量为3×1014cm-2左右。另外，n+源/漏扩散层的注入条件，例如是离子种类为As，加速电压为45keV，剂量为3×1015cm-2。在全部的离子注入结束后，为了使源/漏扩散层97、98活性化，进行～1000℃左右的退火处理。
接着，如图35所示，全面地堆积TEOS-SiO2膜99后，用CMP(Chemical Mechanical Polishing)对TEOS-SiO2膜99的表面进行平坦化，使硅氮化膜96的顶上露出。
接着，如图36所示，用湿蚀刻等除去硅氮化膜96，在栅形成预定区域上形成栅沟100。通过HF系的湿蚀刻还除去伪栅下的硅氧化膜95。
在此形成原本的栅绝缘膜。因为是在已形成源/漏扩散层97、98后，所以以后不存在600℃以上的高温热处理工序。因而在栅绝缘膜上不只是硅氧化膜也可以使用HfO2膜、ZrO2膜、Ta2O5膜、TiO2膜和(Ba，Sr)TiO3等的高电介质膜、强电介质膜等。另外，可以在栅电极中使用金属材料。当在栅绝缘膜中使用了高电介质膜、强电介质膜等的情况下，需要根据所使用的栅绝缘膜选择栅电极材料，可以使用例如Al、W、Ru、Mo、TiN、TaN、WN等。
在此说明作为High-k栅绝缘膜使用ZrO2膜，作为栅电极说明使用Al膜/TiN膜的例子。
如图37所示，在使硅衬底81的表面薄地氮化后，堆积实际膜厚度3nm左右的ZrO2膜，形成栅绝缘膜101。而后，作为第1层的金属栅电极，用CVD法堆积形成膜厚度5nm左右的TiN膜102。TiN膜102，作为防止金属材料对衬底扩散的阻挡层(barrier)金属起作用。
在TiN膜102上，形成在p+型poly-Si膜91和n+型poly-Si膜94的界面上具有开口的抗蚀剂(未图示)。如图38所示，把抗蚀剂作为掩膜，进行RIE形成接触孔103。也可以只蚀刻TiN膜102/ZrO2膜101，形成接触孔103。但是，如图38所示，某种程度地蚀刻TiN膜102/ZrO2膜101下的p+型poly-Si膜91以及n+型poly-Si膜94的一方好。通过这样，之后在使前栅和p+型poly-Si膜91以及n+型poly-Si膜94接触时，接触面积增加可以减小电阻。另外，因为在形成TiN膜102后进行抗蚀剂加工，所以不需要在栅绝缘膜的正上方进行抗蚀剂图案形成，可以提高栅绝缘膜的可靠性。
在除去抗蚀剂后，如图39所示，堆积膜厚度300nm左右的Al膜104，形成TiN膜102和Al膜104的层积构造的金属栅。对表面进行CMP，在平坦化Al膜104的表面的同时，除去TEOS-SiO2膜99上的Al膜104、TiN膜102以及ZrO2膜101。
金属栅形成后和通常的LSI制造加工一样。如图40所示，用CVD法堆积TEOS-SiO2膜，形成层间绝缘膜105，在源/漏以及栅电极上开接触孔106，形成由以Al为主的材料构成的上层金属配线107。
如上所述，如果采用本实施方式，可以得到以下的效果。
(1)因为可以电气形成与理想的δ掺杂沟道(台阶状沟道分布图)等效的沟道构造，所以可以增大衬底偏置系数γ。其结果，可以实现阈值电压的进一步降低。
即，可以最大限度发挥DTMOS的性能提高效果。
(2)因为后栅绝缘膜将后栅电极和源/漏区域绝缘分离，所以可以形成没有顺方向接合泄露的DTMOS晶体管。因此，即使电源电压Vdd在0.7V或以上也可以使用DTMOS。
(3)因为硅沟道与各晶体管独立，所以可以实现在相邻的2个晶体管的沟道(或者阱)之间没有短路电流的DTMOS构造。即使在相邻的2个晶体管共有源或者漏的情况下在沟道(或者阱)间也没有短路电流流动。因为不需要额外的元件分离构造，所以可以缩小LSI的面积。
(4)因为(主要是)把硅表面侧(前栅侧)作为沟道使用，不把后栅侧(硅空洞的表面)用作沟道，所以不需要注意后栅侧的界面能级(準位)。即后栅的形成变得容易。例如本实施方式那样，即使后栅被埋入界面能级多的空洞形成也没问题。
(5)因为不需要共有栅的多个DTMOS晶体管的后栅间的元件分离，所以可以削减电路布局面积。在以往的MOS中，后栅是n阱、p阱，需要将两者绝缘分离。在本实施方式中，没有后栅电极的n+poly-Si膜和p+poly-Si膜短路的问题。
实施方式8
在图41～46中，说明本发明的实施方式8的半导体器件的制造方法。
图41～46，是展示使用实施方式8的DTCMOS的2输入NAND电路的制造方法的工序图。在图41～46中，(a)是平面图，(b)是A-A’部的断面图，(c)是B-B’的断面图，(d)是C-C’的断面图。
首先，形成图41所示的构造。该构造，经由实施方式7的图26～32的工序形成。
接着，如图42所示，在除去表面的硅氮化膜86以及硅氧化膜85后，在Si衬底81表面形成膜厚度1.5nm左右的栅绝缘膜110。栅绝缘膜110，堆积SiO2膜或者ZrO2等的高电介质膜形成。
接着，如图43所示，用LPCVD法堆积膜厚度150nm左右的poly-Si膜111。为了把Poly-Si膜加工成栅电极形状，在poly-Si膜上形成抗蚀剂图案(未图示)。蚀刻(RIE)加工poly-Si膜，形成栅电极111。
接着，在除去抗蚀剂图案后，如图44所示，在栅电极111的侧壁形成由膜厚度40nm左右的硅氮化膜构成的侧壁绝缘膜112。接着，在用抗蚀剂覆盖pMOS一侧的表面后，对nMOS一侧进行n杂质的离子注入，形成n+源/漏扩散层97。在除去抗蚀剂用抗蚀剂覆盖nMOS一侧的表面后，对pMOS一侧进行p型杂质的离子注入，形成p+源/漏扩散层98。这时形成源/漏扩散层与氧化膜90、93接触。
进而，如果有必要，则也可以形成延伸构造。在延伸构造的情况下在延伸用的离子注入后，在硅氮化膜96的侧面形成由硅氧化膜构成的侧壁绝缘膜112。用于形成侧壁绝缘膜112的硅氧化膜的膜厚度是30nm左右，延伸用n-扩散层的注入条件，是离子种类为As，加速电压为15keV，剂量为3×1014cm-2左右。另外，n+源/漏扩散层的注入条件，例如是离子种类为As，加速电压为45keV，剂量为3×1015cm-2。在全部的离子注入结束后，为了使源/漏扩散层活性化，进行～1000℃左右的退火处理。
在NiT膜102上，形成在p+型poly-Si膜91和n+型poly-Si膜94的界面具有开口的抗蚀剂(未图示)。而后，如图44所示，把抗蚀剂作为掩膜，对栅电极111以及栅绝缘膜110进行RIE形成接触孔113。也可以只蚀刻栅电极111以及栅绝缘膜110，形成接触孔113。但是，如图44所示，某种程度地蚀刻栅电极111以及栅绝缘膜110下的p+型poly-Si膜91以及n+型poly-Si膜94的一方比较好。通过那样，之后在使前栅和p+型poly-Si膜91以及n+型poly-Si膜94接触时，可以增加接触面积减小电阻。
另外，因为在形成TiN膜102后进行抗蚀剂加工，所以不需要在栅绝缘膜110的正上方进行抗蚀剂图案形成，可以提高栅绝缘膜110的可靠性。
在除去抗蚀剂后，全面地堆积Co膜。其后，如图45所示，通过退火处理，使Co膜和Si反应，在栅电极111上、源/漏97、98上、以及连接前栅电极和后栅电极的接触孔113部分的poly-Si膜91、94上形成CoSi2膜114。如图45所示，因为在连接前栅电极和后栅电极的接触孔113的侧面露出的栅电极111的侧面没有侧壁绝缘膜112，所以即使在接触孔113侧面露出的栅电极111的表面也形成CoSi2膜114。因而，引起桥接(ブリツジング)现象，在A-A’方向上电气连接栅电极111。用CoSi2膜114电气连接作为前栅的栅电极111和作为后栅的poly-Si膜91、94。
在金属栅形成后和通常的LSI制造加工一样。如图46所示，用CVD法堆积TEOS-SiO2膜，形成层间绝缘膜115，在源/漏以及栅电极上开接触孔116，形成由以Al为主的材料构成的上层金属配线117。
如上所述，如果采用由在本实施方式中所示的制造方法形成的半导体器件，则可以得到和实施方式7一样的效果。
实施方式9
图47是展示本发明的实施方式9的金属栅DTnMOSFET的结构的断面图。该DT-nMOSFET的制造方法因为和实施方式7一样，所以省略其说明。
在本实施方式中，通过改变p+型poly-Si膜91a、91b的掺杂浓度，使得一方的p+型poly-Si膜91b的费密能级(フエルミレベル)(功函数)是4.9eV，另一方的p+型poly-Si膜91a是4.7eV。如果这样设置，则在同一LSI内容易形成阈值电压不同的晶体管。在本实施方式的情况下，与p+型poly-Si膜91b侧的DT-nMOSFET相比，p+型poly-Si膜91a侧的DT-nMOSFET的阈值电压更高。
如果采用本实施方式，可以得到和实施方式7一样的优点。进而，通过改变后栅的功函数，可以在一个LSI内形成多个(2个以上)具有不同阈值电压的晶体管。即可以解决以往的完全耗尽化器件(还包含前栅和后栅的功函数相同的以往的双栅晶体管)的缺点之一(难以形成多个阈值电压这一点)。
实施方式10
图48～图49是展示本发明的实施方式10的半导体器件的制造工序的工序断面图。
首先，如图48(a)所示，用热氧化法以及CVD法在硅衬底121上形成硅氧化膜122。对硅氧化膜122进行图案形成，把该图案形成后的氧化膜122作为掩膜用公知的RIE法进行硅衬底121的蚀刻，形成沟123。
此后，如图48(b)所示，在剥离硅氧化膜122后，通过例如在氢气等的还原性气体氛围中的热处理，在硅衬底121中形成空洞124。有关该处理的详细，展示在特开2000-12858公报中。通过该处理，只是空洞124正上方的硅衬底121的表面高度降低，例如用被展示在特开2001-144276公报中的方法，也可以进行衬底121表面的平滑化。此后，通过公知的阱形成法以及元件分离法，在硅衬底121上形成元件分离区域125，在pMOS区域形成n阱126a以及在nMOS区域形成p阱126b。
接着，如图48(d)所示，全面地形成伪栅绝缘膜127后，用CVD法，以设置伪栅电极为目的，堆积膜厚度80nm的未掺杂(アンド-プ)的多晶硅128。此后，如图48(e)所示，在把伪栅形成用的多晶硅膜128加工成栅电极形状后，对nMOS、pMOS各自的区域进行用于源/漏区域129a、b的掺杂的离子注入。对nMOS区域的p阱126b离子注入As，并且对pMOS区域的n阱区域126a离子注入B，形成源/漏区域129a、b。在此，离子注入的条件，对于As、B分别设置为加速电压30keV、剂量4×1015cm-2，以及加速电压3keV、剂量4×1015cm-2。
接着，如图48(f)所示，全面地用CVD法堆积硅氧化膜130后，用公知的CMP法进行硅氧化膜130的平坦化直至伪栅128的上部露出。在该状态下进行RTA处理，进行离子注入的杂质的活性化。RTA处理，例如在氮气氛围中，100℃，进行1秒钟。
接着，如图49(g)所示，对氧化膜130只有选择地蚀刻伪栅128。伪栅128的选择蚀刻，例如使用CDE法。进而通过由稀氟酸进行的湿蚀刻剥离伪栅绝缘膜127，形成栅沟131。
接着，在栅沟131的底部形成直至空洞124的开口部(未图示)。接着，如图49(h)所示，通过用热氧化法以及例如用CVD法形成钽氧化物等的高电介质膜，形成覆盖空洞124内部以及衬底表面的栅绝缘膜132。
接着，如图49(i)所示，用溅镀(スパツタ)法堆积200nm构成沟道的上部一侧的栅电极的Ta膜133。因为溅镀法具有各向异性，所以只在衬底表面堆积，不形成在空洞124内部。
接着，如图49(j)所示，用CVD法，堆积200nm构成沟道的下部一侧的栅电极的Al膜134。Al膜134，通过先形成的开口，堆积在空洞124的内壁。用这样的方法，在沟道的上部和下部上，可以形成作为栅电极分别具有不同的金属的构造。
接着，如图49(k)所示，在用CVD法堆积钨膜135，直到埋住至空洞124的开口部以及栅上部的凹部之后，用CMP法进行表面的平坦化。其后，通过进行配线工序，制成CMOS。
在调查用以上的工序制成的CMOS的Ig-Vg特性后，成为图50那样。nMOS、pMOS都未发现其特性有不同。这与在nMOS中，用表面侧的栅电极使晶体管先变为ON状态相反，在pMOS中用空洞侧的栅电极使晶体管先变为ON。作为其结果，即使在任何类型的晶体管中，也认为可以得到相同程度的阈值电压。在图50所示的Ig-Vg特性中，可知在其上升中看到台阶，而这是因为在各个类型的晶体管中，首先在具有低阈值的栅一侧变为ON状态后，具有高阈值的栅一侧变为ON状态的缘故。
为了比较，用除了根据图48、49所示的工序形成空洞的工序外的工序制成不是上述那样构造的、不具有空洞构造的通常的金属栅构造的晶体管。图51中展示其Ig-Vg特性。在nMOS和pMOS中，可知阈值电压约有0.8V不同。这虽然在nMOS和pMOS中沟道区域的费密能级有约0.8V不同，但是栅电极是1种的。
在上述本实施方式中，虽然作为栅绝缘膜使用了钽氧化膜，但是可以考虑除此以外的材料，例如硅氧化物、硅氮化物、铝氧化物、锆氧化物、铪氧化物等各种绝缘膜。另外，即使作为栅电极，也不限于上述2种金属，只要是功函数不同的二种金属即可。作为选择的金属或者金属化合物的种类的指导原则，通过把一方的金属或者金属化合物的功函数设置在4.7eV或以上，把另一方设置在4.7eV或以下，nMOS、pMOS都可以设置为低阈值电压。另外通过把两种功函数差设置在0.5eV～1.0V的范围，可以把nMOS和pMOS两者的阈值电压设置在相同程度。作为使用的电极的金属的种类，并不限于本实施方式所述的Al、Ta，可以使用W、Ti、Mo、Cu等。另外，也可以使用TiN等的金属化合物和TiSi2、WSi2、MoSi2等的金属硅化物。
另外，即使作为其制作方法，也并不限于本实施方式的方法，也可以使用同时形成上部、下部的栅电极，其后只在上部的电极进一步堆积不同种类的金属，只在上部的栅电极，使功函数变化的方法。或者，也可以在上部、下部两方形成同一种类的栅电极后，只剥离上部或者下部中的一方，使用第二金属或者金属化合物在剥离的一侧形成栅电极。
本实施方式所示的半导体器件，因为是包含局部耗尽化器件的非对称双栅MOSFET，所以不一定DTMOS工作。但是，沟道的厚度充分薄并且完全耗尽化工作，并且后栅绝缘膜厚度和沟道厚度如果满足文献StephenTang著的“Dynamic Threshold MOSFETs for Future Integrated Circuits”(Doctor thesis at University of California，Berkeley，2001，可在因特网上找到http：//www-device.eecs.berkeley.edu/～stang/thesis.pdf)所示的条件，则DTMOS工作。
进而，本发明并不限于上述各实施方式，在实施阶段中可以在不脱离其主旨的范围中进行各种变形。进而，在上述实施方式中包含各种阶段的发明，通过在所揭示的多个构成要件中的适宜组合可以抽出各种发明。例如，即使从实施方式中所示的全部构成要件中删除几个构成要件，也可以解决在本发明要解决的问题栏中所述的问题，在得到在发明的效果栏中所述的效果的情况下，可以把删除该构成要件的结构作为发明抽出。
如果如上述那样按照本发明，因为可以电气形成和理想的台阶状沟道分布图等效的构造，所以可以增大衬底偏置系数γ，可以实现阈值电压的进一步降低。

Claims (7)

1.一种半导体器件，其特征在于，具备：
由半导体构成的支持层；
在该支持层的表面层导入杂质形成的扩散层；
被配设在该扩散层上的埋入绝缘层；
被配设在上述埋入绝缘层上的岛状的活性层；
被形成在上述活性层内的沟道区域；
如夹着上述沟道区域那样被形成在上述活性层内的源和漏区域；
在上述沟道区域上形成的栅绝缘膜；
在该栅绝缘膜上并且在上述岛状的活性层的侧面形成的、将上述沟道区域、源和漏区域绝缘分离的栅电极；以及
与上述活性层连接的栅电极。
2.权利要求1所述的半导体器件，其特征在于：
上述岛状的活性层，由下部构造，和被形成在该下部构造上、相对上述支持层主面平行的断面积比该下部构造小的上部构造构成；
在上述上部构造侧面形成有侧壁绝缘膜。
3.权利要求2所述的半导体器件，其特征在于：在上述上部构造内，形成有上述沟道区域、源和漏区域。
4.权利要求1所述的半导体器件，其特征在于：向上述扩散层、和除去上述源以及漏区域的活性层导入相同导电型的杂质。
5.权利要求1所述的半导体器件，其特征在于：上述栅电极和上述活性层的多个侧面连接。
6.一种半导体器件的制造方法，是形成MISFET的半导体器件的制造方法，其特征在于，包含：
准备顺序层积有由半导体构成的支持衬底、埋入绝缘膜、半导体层的SOI衬底的工序；
在与上述埋入绝缘膜接触的支持衬底的表面层导入杂质形成扩散层的工序；
选择蚀刻除了包含MISFET的源和漏区域、以及沟道区域的区域以外的上述半导体层，形成在内部形成源和漏区域、以及沟道区域的上部构造的工序；
在上述上部构造的侧面形成侧壁绝缘膜的工序；
选择蚀刻在上述侧壁绝缘膜的侧部露出的上述半导体层使上述埋入绝缘膜露出，在上述上部构造的下部形成相对上述支持衬底主面平行的断面积比该上部构造大的下部构造的工序；
在上述下部构造、上部构造以及上述侧壁绝缘膜的周围的上述埋入绝缘膜上形成绝缘层的工序；
在形成上述上部构造上的上述MISFET的栅电极的区域形成伪栅的工序；
在上述伪栅未被覆盖的上述上部构造内选择导入杂质，形成源和漏区域的工序；
在上述伪栅的周围形成层间绝缘膜的工序；
选择除去上述伪栅，形成侧壁用上述层间绝缘膜构成的、上述沟道区域露出的栅沟的工序；
在上述栅沟底部露出的沟道区域上形成栅绝缘膜的工序；
蚀刻上述栅沟的底的一部分的栅绝缘膜、绝缘层，形成使上述下部构造的侧面的一部分露出的孔的工序；
在上述栅沟和孔内形成栅电极的工序；
蚀刻上述层间绝缘膜、绝缘层以及埋入绝缘膜的一部分，形成与上述扩散层连接的接触孔的工序；以及
在上述接触孔内，形成上层配线的工序。
7.权利要求6所述的半导体器件的制造方法，其特征在于：包含在上述栅绝缘膜上形成阻挡层金属，蚀刻上述阻挡层金属、栅绝缘膜、绝缘层的一部分形成使上述下部构造的侧面的一部分露出的孔的工序。
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