TWI236149B - Semiconductor device and its manufacturing method - Google Patents

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TWI236149B
TWI236149B TW092112697A TW92112697A TWI236149B TW I236149 B TWI236149 B TW I236149B TW 092112697 A TW092112697 A TW 092112697A TW 92112697 A TW92112697 A TW 92112697A TW I236149 B TWI236149 B TW I236149B
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Atsushi Yagishita
Ichiro Mizushima
Tsutomu Sato
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Description

1236149 玖、發明說明： 技術領域 本發明係有關半導體裝置及其製造方法，特別是有關謀 求臨限值電壓降低之MISFET。 先前技術 先前，為求減少MOS-LSI之耗電，係持續降低電源電壓Vdd。 然而，為求防止斷開電流增加，MOSFET之臨限值電壓vth未 被相當降低。因此，可能造成電晶體之驅動能力Id降低。解 決該問題之裝置，冒提出一種Dynamic threshold-voltage MOSFET (DTMOSFET)(參考文獻· Fariborz Assaderaghi，et al5 ’’Dynamic threshold-voltage MOSFET (DTMOS) for Ultra-Low voltage VLSI"，IEEE Trans. Electron Devices，vol. 44, pp. 414-421，1997)。 DTMOSFET係電性連接閘與井（SOI基板時為矽本體）之 MOSFET，係一種具有即使電源電壓Vdd小，驅動能力仍大， 且斷開電流小之優點的裝置。產生此種優點的理由可藉由： 閘壓傳送至基板而產生基板偏壓效果，於電晶體接通時臨 限值電壓Vth降低，於斷開時臨限值電壓Vth升高之DTMOSFET 特有之動作原理來說明。 再者，除此之外，尚有如下所示的優點（參考文獻：A. Yagishita, et al.? "Dynamic Threshold Voltage Damascene Metal Gate MOSFET (DT-DMG-MOS) with low threshold voltage, high drive current, and uniform electrical characteristics，’’IEDM Tech. Dig” pp.663-666, 2000)。 (1)其理由之一為：DTMOSFET之縱方向（通道面垂直方向） 電場小，載子移動度大，可實現高驅動能力。 84917 1236149 (2) DTM0SFET因dV/dVe^l，不產生短通道效應之區域之s_ factor始終保持約60 mV/decade的理想值（室溫下之最佳值）。 (3) 可減少臨限值電壓之偏差（臨限值電壓偏差·· △vthi(DTMOSFET)<AVth2(—般之 M0SFET))。 仁疋，存在不易擴大基板偏壓係數7 pdVth/dVbs)的問題。 發明所欲解決之問題 如上所述，DTM0SFET中存在無法擴大基板偏壓係數^， 無法謀求臨限值電壓進一步降低的問題。 本發明之目的在提供—種可擴大基板偏壓係數7，謀求 臨限值電壓進-步降低之半導體裝置及其製造方法。 發明内容 局求運成上述 (1)本發明之半導骨曹裝晋 干导把裝置具備·包含半導體 散層，其係於該支撐 文W，擴 续展甘 以牙層《表面層導入雜質而形A;埋入絕 、’彖曰’/、係設置於該擴散層上；島 、人乂 旬狀 < 活性層，並佴辞罾 於則述埋入絕緣層上；通 /、係次置 内.源^、4 、通£域，其係形成於前述活性層 鬥，源極及汲極區域，並 卜乂 成於前述、、舌性“…“夾心述通道區域之方式形 =性：内：閑極絕緣膜，其係形成於前 “ 係形成於該閉極絕緣膜上，且形成… 島狀之活性層側面，並與前述通道 ^成於則迷 絕緣分離；及電極，里m、人，次/原極及〉及極區域 ，、係連接於前述活性層。 發明之半導體裝置具備··半· 其係形成於半導麻| 4 ^ e 土板，通這區域， 半導體基板絕緣膜，其一 ——則閉極’其係形成於該閘極絕 84917 1236149 緣膜上；源極及沒極區域，其係以央著前述通道區域之方 式形成於前述半導體基板内；後閘極，:万 極下方之前述半導體基板内，应# 二' 万、弟閘 円舁則閘極電性連接， 間極之功函數不同；及後問極絕緣膜，其係形成於盘前 極絕緣膜相對之第二閘極表面。 〜間 ⑺本發明之形成卿ET之半導體裝置之製造 為包含：SQI基板準備步驟，其係依序堆#有包含半導^ 2払：板、埋t絕緣膜、及半導體層；擴散層形成步驟， /、係於連接於前述埋入絕緣膜之 Λ 又4牙巷板表面層壤 質；上部構造形成步驟，其係選擇蝕刻 冰 源極及汲極區域與通道區域之區域之前述半 =成:極及汲極區域與通道區域;側壁絕緣“， 系形成於上部構造之側面；下部構造形成步驟，農係、g 擇蚀刻露出於前述側壁絕緣膜側部之前述 了二 述埋入絕緣膜露出，於前述上部構造之下 "^ 該上部構造之側面的側部； Q 面路出於 一 ha““ 彖層形成步驟，其係形成於 構"及前述側壁絕緣膜周圍之前述膜 ==形成步驟:其係形成於前述上部構造之^ 閉極覆*之前::極】域形成步驟，其係於未被前述虛擬 緣膜選::入雜質而形成，絕 成步驟，其係選擇除去前述虛擬閉極，：：':溝形 緣膜構成，形成前述通道區域露間絕 形成步驟，其㈣成於前述間極溝底部之上部料上G緣膜 84917 1236149 孔形成步驟，龙 緣膜與絕緣層，估：、、？、述閉極溝底部-部分之閘極絕 閉極形成步馬取2述下邵構造之侧面—部分露出； 接觸孔开V、、係形成於前述閉極溝及孔内； 埋入絕緣二步―二其係㈣前述層間絕緣膜、絕緣層及 及上層配線形成步：，：::::竭 其係形成於可述接觸孔内。 /本^之形成MISFET之半導體裝置之製造方法包本： 电洞形成步驟，其係邢忐、人 口 /…、y成万；+導骯基板之内部；連接於前 =洞〈孔形成步驟，其係形成於前述半導體基板上；後 :極絕緣膜形成步驟，其係形成於露出於前述電洞及孔之 ::半導fla基板表面；後閘極形成步驟，其係形成於表 /雨述後間極絕緣膜覆蓋之前述電洞及孔内；虛擬閑極 ^成步驟、’其係形成於前述±部構造之前述腑π之通道 區域上’源極及汲極區域形成步驟’其係於未被前述虛擬 間極覆蓋之前述半導體基板内導人雜質而形成；層間絕緣 膜形成步驟，其係形成於前述虛擬閘極周目；閘極溝形成 步牡其係選擇除去則述虛擬閘極，側壁以前述層間絕緣 膜構成，且前述半導體基板及後閘極露出；前閘極絕緣膜 =成步驟，其係形成於前述閘極溝之底面；接觸孔形成步 驟，其係蝕刻前述閘極溝底面之前述前閘極絕緣膜之—部 分，形成連接於前述後閘極之接觸孔；及前閘極形成步驟， 其係於前述閘極溝及接觸孔内形成功函數與前述後問極不 同之前閘極。 (5)本發明之形成MISFET之半導體裝置之製造方法包含： 84917 1236149 電洞形成步驟，其係形成於半導體 述電洞> ^ p丄、“ 〜門外，連接於則 閘極4 '步驟，其係形成於前述半導體基板上，·後 表面、吧=形成步驟’其係形成於露出於前述電洞及孔之 < +導體基板表面；後閘極形成步驟，其 面被前述後閘極絕緣膜f葚 、 、表 巴减覆盖《則逑電润及孔内；前閘極絕 成”成步驟，其係形成於前述半導體基板上；前間極形 = 係於前述MISFET之通道區域上之前述前閘極絕 :上形成功函數與前述後閘極不同之前閉極；雜質選擇 導入步驟’其係於未被前述前閘極覆蓋之前述半導體基板 ‘擇導入雜貝’孔形成步驟’其係蝕刻前述前閘極及前 閘極！巴緣版（-邵分，形成連接於前述後閉極之孔；及電 極形成步驟，其係形成於前述孔内及前閘極上。 實施方式 以下，參照圖式說明本發明之實施形態。 (第一種實施形態） 一般而言，DTMOSFET係連接閘與井（s〇I基板時為矽本 體）’將井用作後閘極。另外，後閘極之閘極絕緣膜係耗盡 層。欲降低臨限值電壓乂h，基板偏壓係數須擴大 r ^ I dvth/dvbs | =cdep/cox 其中，vbs係後偏壓，cdep係依耗盡層之耗盡層電容，q係閘 極絕緣膜之電容。 亦即，為求擴大基板偏壓係數γ，只須擴大耗盡層電容 ^dep 即可。為此’雖只須提高井之雜質濃度，減少耗盡層厚度 即可，不過僅提高井之雜質濃度時，存在臨限值電壓升高 84917 -10- 1236149 的問題。因此，貪接田j皮、名、、，、、 、 、、道之雜質剖面形成階梯狀的技 叮。亦P ’ &在通道表面之雜質濃度低且深的位置（深产> 數10 nm以上)’階梯狀地形成變化成高濃度之通道剖面：如 此可抑制臨限值電壓較低，且擴大基板偏壓 (=dVth/dVbs)。 7 但是’此種階梯狀通道剖面形成困I卜為求形成，需要 5摻雜技術，此外’必須儘量使通道形成後之熱步驟予以 低溫化。 因而本發明提出如圖W示構造之刪嶋。圖i係顯示 本發明第一種實施形態之半導體裝置的構造圖。圖⑽為平 面圖’圖1⑻為该圖⑻之A-A，部之剖面圖。 如圖1所7F，本裝置使用堆疊有矽支撐基板丨、埋入氧化 膜2及矽活性層3之s〇I基板。於矽支撐基板丨表面形成有接 觸方、埋入氧化膜2之p+擴散層6。p型之矽活性層3由：下部 構造3b ;及上部構造3a構成，該下部構造北形成於下部構造 3b上，其平行於矽支撐基板丨主面之剖面積小於下部構造 3b於上邵構造％側面形成有側壁絕緣膜9。於珍活性層3之 上4構造3a之通道區域上形成有閘極絕緣膜*。閘極絕緣膜 4上形成有覆蓋側壁絕緣联9表面及下部構造3b側面之金屬 1技5表咬活性層3之上邵構造3a内，以夾著金屬閘極5之 方式形成有源極S及汲極D。 於閘極5上施加電壓時，於上部構造3a表面形成通道8。 此外’藉由自形成於埋入氧化膜2下之矿擴散層6施加電場， 而方；石夕活性層3内面界面電性激勵EIB (電感應體、儲存空穴 84917 -11 - 1236149 或電子）7。該電性激勵之順與下部構造則則面部之金屬閉 極5電性連接。 如此形成可獲得如下的優點。 ⑴由於可電性形成與理想之階梯狀通道剖面等價之構 造’因此可擴大基板偏壓係數τ。因而可謀求臨限值電壓 進一步降低。 亦即，可最大限度發揮DTM0S之性能提高效果。 (2)由於藉由電性激勵之高濃度載子電性連接矽活性層3與 ^屬閘極5，因此即使於珍半導體層側面不形成高濃度之雜 質擴散層，仍可降低接觸電阻。 ^ (3)由於閘極5與矽活性層3之連接係在矽活性層3側面進 行，因此可減少接觸部分之平面佈局面積。 (4) 由於進行DTM0S動作，因此可獲得s因素=6〇 mv/decade (理想值)、低臨限值電壓、高移動度及高驅動力。 (5) 藉由DTM0S之動作原理，即使通道矽厚度不均一，仍 可抑制臨限值電壓偏差。 (第二種實施形態） 本實施形態詳細說明實現第一種實施形態之圖丨所示之半 導體裝置用之製造方法。 圖2係顯示本發明第二種實施形態之半導體裝置的構造平 面圖。圖3〜圖16係顯示本發明第二種實施形態之半導體裝 置< 製造步驟之步驟剖面圖。圖3〜圖16中，圖如⑷相當於圖2 〈Α-Α’部之剖面圖’圖n(b)相當於圖2之Β_Β，部之剖面圖 (㈣〜16) 〇 84917 ' 12- 1236149 依步驟順序進行說明，首先如圖3所示，準備堆疊有：石夕 支撐基板11、埋入氧化膜12及矽活性層13之3〇1基板。此時， 石夕’舌性層13之膜厚如為60 nm。其次，於>5夕活性層13與碎支 接基板11上佈植硼離子，於埋入氧化膜12下之矽基板11表面 層上形成P+高濃度雜質層14。 其次’如圖4所示，於矽活性層π上依序形成厚度約5 nm 之石夕氧化膜15、及厚度約1〇〇 nm之矽氮化膜16。而後，以在 内4保田形成源極及汲極區域與通道區域之區域之方式， 將石夕氧化膜15及矽氮化膜16予以圖案化。而後，將矽氧化 月吴15及碎氮化膜16作為掩模，蝕刻約30 nm之矽活性層13。 藉由上述步驟，於矽活性層13上形成凸狀之上部構造丨^。 其次，如圖5所示，全面堆積矽氮化膜後，進行等之 兴方性姓刻，於上部構造之側壁形成侧壁絕緣膜丨7。 如圖6所示，將側壁絕緣膜17及矽氮化膜“用作掩模，對 I活性層Π之下部構造進行異方性蝕刻，使埋入氧化膜^ 路出’形成深度約50 nm之淺溝渠。藉由上述步驟，矽活性 層13加工成島狀。島狀之矽活性層13加工成··下部構造m 及上邵構造13a，其係形成於下部構造13b上，且平行於矽支 撐基板11主面之剖面積小於下部構造13b。 其’入，如圖7所π，堆積矽氧化膜後，以CMp將矽氧化膜 之表面予以平坦化’於石夕活性層13及侧壁絕緣㈣周圍形 成元件分離絕緣膜18。 其次，如圖8所示，除去殘留於石夕活性層13上之石夕氮化膜 16及石夕氧化膜15後，氧切活性和表面，而形成約之 84917 -13 - 1236149 薄的熱氧化膜19。 其次，如圖9所示，於熱氧化膜19上堆積約1〇〇 nm厚度之 夕曰曰石夕後，將多晶石夕予以圖案化，而後於形成閘極之區域 形成虛擬閘極20。而後，使用虛擬閘極2〇作為掩模，佈植n 型雜質離子，而形成源極、汲極擴散層21。此時一種離子 佈植條件為·· n型雜質為坤，加速電壓為45 keV，劑量為 3x 1015 cm2。佈植離子後，為使源極/汲極擴散層活化而進行 〜1000 °C之退火處理。 其次，如圖10所示，堆積矽氮化膜後，進行異方性蝕刻， 於虛擬閘極20之侧面形成厚度約30 nm之間隔層22。全面地 堆積約150 nm之TEOS-氧化矽膜23後，以CMP將TEOS-氧化矽 膜23表面予以平坦化，使虛擬閘極2〇及間隔層22之頂上露 出。 其次，如圖11所示，藉由CDE或濕式蝕刻等除去虛擬閘極 20，而於閘極預定形成區域形成閘極溝24。藉由hf系之濕 式蝕刻，除去露出於閘極溝24底面之熱氧化膜19，使矽活 性層（上邵構造）13露出於閘極溝24之底面。 此時形成本來之閘極絕緣膜。由於已經形成源極/汲極， 因此，爾後不存在6〇〇t以上之高溫熱處理步驟。因此，於 閘極絕緣膜上，除氧化矽膜之外，可使用氧化銓膜、氧化 I膜五氧化一妲膜、氧化鈦膜及（鋇、鳃）Ti〇3等之高電介 質膜及強電介質M，閘極上可使用金屬材料。於閘極絕緣 膜上使用回私介質膜及強電介質膜的情況下，須因應使用 〈閘極絕緣膜來選擇閘極材料，且可使用鋁、鎢、釕、鉬、 84917 -14- 1236149 氮化鈇、氮化纽、氮化鷂、說等。 〃本實施形態顯示一種使用氧化锆膜作為ffigh_k閘極絕緣 膜，使用鋁/氮化鈦作為閘極之例。 其次，如圖12所示，將露出於閘極溝24底面之矽活性層^ 表面予以氮化而形成薄的氮化膜（圖上未顯示）後，堆積實際 膜厚約3腦之氧化锆膜25。而後使用CVD法形成膜厚約5 _ 之氮化鈦膜26，作為第一層之金屬閘極。 其次，如圖13所示，於氮化鈦膜26上形成光阻27，將光阻 27作為掩模，在氧化石夕選擇性被蚀刻的條件下進行幻e，而 形成接觸孔28。而後，藉由於接觸孔28内埋入閘極，可電 性連接閘極與矽活性層（下部構造）丨3。 蝕刻時，因矽活性層13側壁之包含矽氮化膜之側壁絕緣 膜17成為蝕刻停止器，因此矽活性層13表面之邊緣不露出。 由於形成氮化鈦膜26後，進行光阻處理，因此無須在閘極 系巴緣膜正上方進行光阻圖案化，無須顧慮閘極絕緣膜可靠 性惡化。於矽活性之兩側面形成兩個接觸孔28的理由，係 因即使石夕本體之電阻提高若干，施加於閘極之電位仍能傳 送至整個矽活性層Π。 如圖14所示，除去光阻27後，堆積約300 nm之鋁膜29，並 埋入閘極溝24及接觸孔28後，以CMP將鋁膜29表面予以平坦 化’並且依序進行氮化鈦膜26及氧化锆膜25之平坦化。藉 由上述步驟，於閘極溝24内形成氮化鈦膜26與鋁膜29堆疊構 造之金屬閘極。 其次，如圖15所示，以CVD法全面地堆積TEOS-氧化矽膜， 84917 -15 - 1236149 形成層間絕緣膜3〇。而後’將層間絕緣膜3q、刪-氧切 膜23及熱氧化膜19予以圖案化，形成連接於源極、沒極擴 散層21之接觸孔31a及連接利極之接觸孔（圖上未顯示）。、 此外，將層間絕緣膜30、TE0S_氧化石夕膜23、元件分離么邑缘 膜狀埋人氧化膜12予以圖案化，形成連接於p+擴散層財 接觸孔训。接觸孔灿與接觸孔31b之形成，亦可同時進行， 亦可分別進行。 其次，如圖16所示’堆積配線材料，如堆積銘膜後，藉 由進行圖案化’形成連接於源極、&極擴散心之上Μ 屬配線32’及連接於Ρ+擴散層14之上層金屬配線33。此時， '同時形成連接於㈣29之上層金屬配線（圖上未顯示）。 藉由以上步驟，完成本實施形態之半導體裝置。 採用本實施形態所示之半導體裝置’可獲得以下之效果。 ⑴由於可電性形成理想之5摻雜通道(階梯狀通道 與寺價之通道構造，因此DT聰電晶體之性能（驅動電流、
基板偏壓係數等）提高。亦即可最大限度發揮DTM 提高效果。 b 一 (2)圖η顯示於p+擴散層14上施加電壓的狀態。如_ 不’精由於P+擴散層14上施加電壓’在接觸於埋人氧化膜12 d舌性層13的底面激勵高濃度之空穴40。因此，即使於 舌!生層13與閘極（連接部位不形成高濃度雜質擴散層， 仍可降低接觸電阻。 (第三種實施形態） 圖18係顯示本發日月| 3 @ 月罘二種貫犯形怨之半導體裝置的構造 84917 -16- 1236149 剖面圖。本實施形態形成有CM0S電晶體。由於其製造方法 與第二種實施形態相同因此省略。形成有p型本體13a及n+型 源極/汲極區域21a之nMOS電晶體之EIB係空穴。此外，形成 有η型本體13b及p+型源極/沒極區域21b之pM〇S電晶體之EIB 係電子。金屬閘極29與本體13a，13b在矽活性層13下部之側 面電性連接。由於係金屬閘極，因此不論為η型或p型之活 性層上均可取得低電阻接觸。另外，為多晶矽閘極時，依 摻雜物屬η+或ρ+，存在可低電阻接觸之活性層形成任何一方 之導電型的問題。 此外，通道SOI之導電型，於反相模式動作時，為ρ型 (nMOS)、η型（pMOS)，·於堆積模式動作時，為η型（nMOS)、p型 (pMOS)。有關反相模式動作及堆積模式動作之說明，請參照 參考文獻·· Makoto Takamiya and Toshiro Hiramoto, MHigh performance electrically induced body dynamic threshold SOI MOSFET (EIB-DTMOS) with large body effect and low threshold voltage, MIEDM Tech. Dig. pp. 423-426, 1998)。 採用本實施形態，就nMOS，pMOS兩者可獲得與第一、二 種實施形態所示之半導體裝置相同的優點。 (第四種實施形態） 圖19係顯示本發明第四種實施形態之半導體裝置的構造 剖面圖。本實施形態僅於一處形成有連接閘極29與本體13 之接觸。由於該半導體裝置之製造方法與第二種實施形態 相同因此省略。藉由形成一個接觸，可獲得與第一及第二 種實施形態相同之優點，不過，由於接觸數量減少，因此 84917 -17- 1236149 可減少佈局面積。 (第五種實施形態）
壁絕緣膜17、氧化锆膜25及氮化鈦膜％。 五種實施形態之半導體裝置的構造 置之平面圖，圖20⑻係該圖⑻之a-A1 -示，於埋入氧化膜上形成有兩個島 兩個矽活性層13a，b上分別形成有側 而後’以覆蓋分別所形成之側壁絕緣膜17、氮化鈦膜26 上及矽活性層13側面之方式，於兩個矽活性層13a，b上形成 有閘極29。本實施形態之半導體裝置之電晶體的通道被分 割為二，藉由並列之兩個子電晶體之結合，而形成有一個 電晶體。如圖20⑻所示，電晶體之閘寬為w=Wi+W2。 形成本實施形態之構造時，除可獲得與第一種實施形態 相同之效果外，由於可縮小各個閘寬，因此閘極電位可充 分地傳送至本體（本體之電阻對動作速度無不良影響）。當然 亦可以兩個以上之子電晶體構成一個電晶體。 (第六種實施形態） 本實施形態考慮將耗盡層替換成絕緣膜。圖21係顯示本 發明第六種實施形態之半導體裝置之基本構造圖。如圖21 所示，係將先前之DTMOS之井部分替換成後閘極41，將耗 盡層（5-摻雜層）替換成後閘極絕緣膜42與矽通道層43。因 而，將形成於前閘極絕緣膜44上之前閘極45形成n+型多晶石夕 膜’將後閘極41形成p+型多晶矽膜，改變前閘極45與後閘極 41之功函數之雙閘極構造與先前之DTMOS相同動作。其詳 84917 -18- 1236149 細動作說明請參照參考文獻："Stephen Tang，"Dynamic Threshold MOSFETs for Future Integrated Circuits’’，Doctor thesis at University of California，Berkeley，2001，available on internet, (http://www-device.eecs. berkeley· edu/〜stang/thesis.pdf)’’。 因而，由於將耗盡層替換成後閘極絕緣膜42時，可輕易 地進行後閘極絕緣膜之薄膜化，因此可將基板偏壓效果r 予以最大化。 採用此種構造形成圖22⑻，（b)之DTMOSFET(亦可稱為雙閘 極電晶體）。圖22係顯示本發明第六種實施形態之半導體裝 置的構造剖面圖。圖22中之51為矽支撐基板，52為埋入絕緣 膜，53為源極/汲極區域，54為石夕基板。圖22⑻所示之DTMOSFET 係使用SOI基板形成，圖22(b)所示之DTMOSFET係使用表體之 矽基板54。圖22(b)所示之DTMOSFET，在形成於矽基板54内 之電洞内形成有後閘極41及後閘極絕緣膜42。 藉由採用本實施形態中說明之構造，可實現具有以下優 點之理想DTMOSFET。 (1) 由於可形成理想之5摻雜通道（階梯狀通道剖面）與等 價之通道構造，因此可擴大基板偏壓係數^。因而可謀求 臨限值電壓進一步降低。 亦即可最大限度發揮DTMOS的性能提高效果。 (2) 由於後閘極絕緣膜絕緣分離後閘極與源極/沒極區域， 因此可形成無正向接合洩漏之DTMOS電晶體。因而，即使 電源電壓Vdd在0.7 V以上，仍可使用DTMOS。 84917 -19- 1236149 本實施形態說明使用第六種實施形態中說明之構造之 DTMOSFET之雙輸入NAND電路。 圖23係顯示使用DTMOSFET之CMOS反向器之構造的電路 圖。DTMOSFET内具特徵者為電性連接閘與井，因此反向器 内之η井、p井之間（最普遍為共用相同閘極配線之數個DTMOS 電晶體之各井之間）係通過閘極而電性短路。因此，此種井 之間無須形成分離用絕緣膜。 圖24、圖25分別係顯示邏輯電路上常使用之雙輸入NAND 構造之電路圖及真值表。 圖26〜40係以該雙輸入NAND電路為例，說明本發明第七種 實施形態之半導體裝置的製造方法。 圖26〜40係顯示使用第七種實施形態之DTCMOS之雙輸入 v NAND電路之製造方法白勺步驟圖。圖26〜40中，（a)為平面圖，（b) 為A-A’部之剖面圖，（c)為B-B’剖面圖，⑹為C-C’剖面圖。 依步驟順序進行說明。首先，如圖26所示，於矽基板81表 面形成p型井82及η型井83。在閘極預定形成區域下之矽基 板 81 内，藉由 ESS 技術（參考文獻：Τ. Sato et al·，nESS，nIEDM Tech. Dig·，；ρρ· 000-000, 1999)形成電洞84 〇以下簡單說明電洞之形成 方法。於矽基板81上，藉由熱氧化法及CVD法形成氧化膜層 後進行圖案化，將經過圖案化之氧化膜作為掩模，藉由熟 知之RIE法進行矽基板之蝕刻。而後，剝離氧化膜後，如藉 由在氫等還原性氣氛中進行熱處理，而於矽基板81中形成 電洞84。 其次，如圖27所示，於碎基板81上依序形成厚度約5 nm之 84917 -20- 1236149 石夕氧化膜85及厚度約100 nm之碎氮化膜86。將碎氧化膜85及 矽氮化膜86予以圖案化後，將經過圖案化之矽氮化膜86作 為掩模，於矽基板81内形成深度約200 nm之溝，藉由於該溝 内埋入矽氧化膜而形成元件分離（STI)87。形成溝時，係以使 電洞84貫穿，溝之底面比電洞84底面深之方式形成溝。藉 由如此形成，電洞84被分割成電洞84a與電洞84b兩個。 另外，電洞84露出於溝之側面，不過藉由將埋入溝内之 材料的堆積條件予以最佳化，可避免埋入材料埋入電洞84 内。 其次，如圖28所示，全面地對矽氧化膜形成具有蝕刻選 擇性之矽氮化膜88。其次，於矽氮化膜88上形成貫穿於nMOS 側之電洞84a與元件分離87之一部分之開口。而後，將矽氮 化膜88作為掩模，藉由RIE除去元件分離87，形成連接於電 洞84之孔89。 其次，如圖29所示，於露出於電洞84a及孔89表面之p型井82 及矽基板81表面形成厚度約4 nm之熱氧化膜90。其次，如圖30 所示，以埋入電洞84及孔89内之方式，堆積p+多晶矽膜91後， 以CMP法將p+多晶矽膜91予以平坦化。矽氮化膜88作為CMP停 止器。該p+多晶矽膜91成為nMOS側之後閘極。並以nMOS側 之後閘極之功函數大於爾後形成之前閘極材料之功函數之 方式來選擇材料。 其次，如圖31所示，於矽氮化膜88上形成貫穿於pMOS側之 電洞84b與元件分離87之一部分之開口。此時，開口亦可形 成有若干偏差而蓋在p+多晶矽膜91上。而後，將矽氮化膜88 84917 -21 - 1236149 作為掩模，藉由RIE除去元件分離87，形成連接於電洞84b之 孔92。 其次，如圖32所示，與nMOS侧同樣地，形成厚度約4 nm之 熱氧化膜93後，形成n+多晶矽膜94。該n+多晶矽膜94成為pMOS 側之後閘極。並以pMOS側之後閘極之功函數小於爾後形成 之前閘極材料之功函數之方式來選擇材料。 另外，熱氧化膜（後閘極絕緣膜）90，93之膜厚宜形成爾後 形成於井上之閘極絕緣膜（前閘極絕緣膜）之膜厚約三倍的膜 厚。其理由請參照參考文獻"Stephen Tang，"Dynamic Threshold MOSFETs for Future Integrated Circuits’’，Doctor thesis at University of California，Berkeley, 2001, available on internet.(http://www-device.eecs. berlceley. edu/-stang/thesis.pdf)n ° 其次，如圖33所示，除去不需要之p+多晶石夕膜91、n+多晶 矽膜94、矽氮化膜88、矽氧化膜85，87。其次，於P型井82、 η型井83、p+多晶矽膜91及n+多晶矽膜94表面形成膜厚約4 nm 之新的矽氧化膜95。 其次，如圖34所示，藉由LPCVD法，於表面堆積膜厚約100 nm 之矽氮化膜96。為求形成爾後除去之虚擬閘極，將矽氮化 膜96予以圖案化，選擇性保留於閘極形成區域。另外，矽 氮化膜96於爾後製程中用作佈植離子時之掩模及CMP停止 器等。 其次，以光阻覆蓋pMOS側之表面後，於nM〇S側進行η型雜 質之離子佈植，而形成η+源極/汲極擴散層97。除去光阻， 以光卩且覆蓋nMOS側表面後，於pMOS側進行Ρ型雜質之離子佈 84917 -22- 1236149 植，而形成P+源極/汲極擴散層98。此時，源極/汲極擴散層 97，98係以接觸於氧化膜9〇，93之方式形成。 另外，依需要亦可形成延伸構造。延伸構造時，於延伸 用之離子佈植後，係於矽氮化膜％之侧面形成包含矽氧化 膜之侧壁。形成側壁用之矽氧化膜之膜厚約為3〇腿，延伸 用之η擴散層足佈植條件為：離子種為砷，加速電壓為丨5 by ，劑量約為3xl〇M 此外，n+源極/汲極擴散層之佈植條 件如為··離子種為砷，加速電壓為45keV，劑量為3xi〇l、m_2。 全部之離子佈植結束後，為求活化源極/汲極擴散層97， 而進行約〜1000。(：之退火處理。 其次，如圖35所示，全面堆積丁£〇3_氧化矽膜卯後，藉由 CMP(化學機械研磨）將顶〇心氧化矽膜99表面予以平坦化，使 矽氮化膜96之頂上露出。 其次，如圖36所示，藉由濕式姓刻等除去石夕氮化膜96,於 閘極預定形成區域形成閘極溝1〇〇。藉由亂系之濕式触刻， 亦除去虛擬閘極下之矽氧化膜95。 此時形成本來之閘極絕緣膜。由於已形成源極/沒極擴散 層97, 98,因此爾後不存在6〇〇t以上之高溫熱處理步驟。 因此，於閘極絕緣膜上，除氧化矽膜之外，可使用氧化銓 膜、氧化锆膜、五氧化二妲膜、氧化鈦膜及（鋇、鳃）Tiq等 疋高電介質膜及強電介質膜。此外，閘極上可使用金屬材 料。於閘極絕緣膜上使用高電介質膜及強電介質膜的情況 下，須因應使用之閘極絕緣膜來選擇閘極材料，如可使用 鋁、鎢、釕、鉬、氮化鈦、氮化姮、氮化鎢等。 84917 -23- 1236149 以下，說明使用氧化锆膜作為High-k閘極絕緣膜，使用鋁 膜/氮化鈥作為閘極之例。 如圖37所示，將矽基板81表面少許氮化後，堆積實際膜厚 約3 nm之氧化锆膜，而形成閘極絕緣膜。而後藉由CVD法 形成膜厚約5 nm之氮化鈥膜102，作為第一層之金屬閘極。 氮化鈦膜102用作防止金屬材料擴散至基板之障壁金屬。 於氮化鈥膜102上形成在p+多晶石夕膜91與n+多晶石夕膜94之界 面具有開口之光阻（圖上未顯示）。如圖38所示，將光阻作為 掩模，進行RIE而形成接觸孔103。亦可僅蝕刻氮化鈦膜102/ 氧化錐膜101，而形成接觸孔103。但是，如圖38所示，宜某 種程度蝕刻氮化鈦膜102/氧化#膜101下之p+多晶矽膜91及n+ 多晶矽膜94。如此，在爾後使前閘極與p+多晶矽膜91及n+多 晶矽膜94接觸時，可增加接觸面積而降低電阻。此外，由 於在形成氮化鈦膜102後進行光阻製程，因此無須在閘極絕 緣膜正上方進行光阻圖案化，可使閘極絕緣膜的可靠性提 高。 除去光阻後，如圖39所示，堆積膜厚約300 nm之鋁膜104， 形成氮化鈦膜102與鋁膜104之疊層構造之金屬閘極。對表面 進行CMP，將鋁膜104表面予以平坦化，並且除去TEOS-氧化 矽膜99上之鋁膜104、氮化鈦膜102及氧化锆膜101。 金屬閘極形成後，與一般之LSI製程相同。如圖40所示， 以CVD法堆積TEOS-氧化矽膜，形成層間絕緣膜105，在源極/ 汲極及閘極上開設接觸孔106，形成包含主要材料為鋁之上 層金屬配線107。 84917 -24- U36149 如以上所述，採用本實施形態可獲得以下效果。 (1) 由於可電性形成理想之δ摻雜通道（階梯狀通道剖面） 與等價之通道構造，因此可擴大基板偏壓係數了。因而可 咸求臨限值電壓進一步降低。 亦即可最大限度發揮DTM0S的性能提高效果。 (2) 由於後閘極絕緣膜絕緣分離後閘極與源極/汲極區域， 因此可形成無正向接合洩漏之DTM〇s電晶體。因而，即使 電源電壓Vdd在〇·7 V以上，仍可使用DTM〇s。 (3) 因石夕通适孤立於各電晶體，因此可實現在相鄰之兩個 %日日把的通道（或井）間，無短路電流流過之dtm〇s構造。相 =之兩個電晶體共用源極或汲極時，通道（或井）間亦無短路 兒/此/礼過。因不而要多餘之元件分離構造，所以可縮小 面積。 (4) (王要）因使用矽表面側（前閘極側）作為通道，而不使用 後問極侧⑼電洞之表面）於通道，所以無須顧慮後閘極側之 界面位準。亦即後間極之形成容易。如本實施形態所示， P使後閘極埋入形成於介面位準高之電洞内亦無問題。 / ® γ Μ # % ^極之數個dtm〇s電晶體之後閘極間之 :牛刀離戶斤以可減少電路佈局面積。先前之M〇s之後閘極 為井P井而要絶緣分離其兩者。本實施形態之後閘極 之多晶碎膜與多晶碎膜雖短路亦無問題。 (第八種實施形態） 圖41〜46係說明本發明笛、# β 弟八種貫犯形態之半導體裝置的製 造方法。 84917 -25 - 1236149 圖41 46係顯不使用第八種實施形態之之雙輸入 NAND甩路之製造方法的步驟圖。圖41〜46中，⑻為平面圖，⑼ 為A-A，之剖面圖，⑷為B-B，剖面圖，⑹為c_c，剖面圖。 首先，形成圖41所示之構造。該構造係經過使用第七種 實施形態之圖26〜32之步驟而形成。 其次，如圖42所示，除去表面之矽氮化膜％及矽氧化膜85 後，於梦基板81表面形成膜厚約15⑽之間極絕緣膜ιι〇。間 極絕緣膜11〇係堆積氧化石夕膜或氧化锆等高電介質膜而形 成0 其次，如圖43所示，藉由LPCVD法堆積膜厚约i5〇nm之多 晶矽膜1U。為求將多晶矽膜加工成閘極形狀，而於多晶矽 膜上形成光阻圖案（圖上未顯示）。蝕刻（rje)加工多晶矽膜而 形成閘極111。 其次，除去光阻圖案後’如圖44所示，於閘極U1之側壁 形成膜厚約40 nm之包含矽氮化膜之側壁絕緣膜112。其次， 以光阻覆蓋pMOS側表面後，於nM〇s側進行雜質之離子佈 植，而形成n+源極/汲極擴散層97。除去光阻，以光阻覆蓋 側表面後，於pMOS側進行p型雜質之離子佈植，而形I〆源 極/汲極擴散層98。此時，係以源極/汲極擴散層接觸於^化 膜90，93之方式形成。 另外，依需要亦可形成延伸構造。延伸構造時，於延伸 用之離子佈植後，係於矽氮化膜％之側面形成包含矽氧化 膜之側壁絕緣膜112。形成側壁絕緣膜112用之矽氧化膜之膜 厚約為30 nm，延伸用之η·擴散層之佈植條件為：離子種為砷， 84917 -26- 1236149 加速電壓為15keV，劑量約&3xl〇14cm_2。此外，n+源極/汲極 擴散層之佈植條件如為：離子種為坤，加速電壓為45 keV ，劑量為3x HP cm·2。全部之離子佈植結束後，為求活化源 極/汲極擴散層而進行約〜1〇〇〇〇c之退火處理。 於氮化鈦膜102上形成在p+多晶矽膜91與n+多晶矽膜94之界 面具有開口之光阻（圖上未顯示）。而後，如圖44所示，將光 阻作為掩模，對閘極ln及閘極絕緣膜nG進行肌而形成接觸 孔113。亦可僅蝕刻閘極m及閘極絕緣膜，而形成接觸孔 113。但是，如圖44所示，宜某種程度蝕刻閘極ιη及閘極絕 緣膜11(ΓΓ《Ρ+多晶々膜91及#多晶珍膜94。如此，在爾後使 則閘極與P+多晶矽膜91及#多晶矽膜94接觸時，可增加接觸 面積而降低電阻。 此外，由於在形成氮化鈦膜1〇2後進行光阻製程，因此無 須在閘極絕緣膜11G正上方進行光阻圖案化，可使間極 膜110的可靠性提高。 除去光阻後，全面地堆積鈷膜。而後，如圖45所示，藉 由退火處理，使鉛膜與碎反應，在問極111上、源極/沒極97，曰 98上、及連接前閘極與後閘極之接觸孔113部分之多磊矽膜 9卜94上形成碎化鉛膜114。如圖45所示，因露出於連接前間 極與後閉極之接觸孔113側面之閉極ui的側面無側壁絕緣膜 112所以在路出於接觸孔in側面之閘極ln的表面亦形 化鉛膜U4。因此’引起橋接現象，而在从方向電性矣 閘極⑴。前閘極之閘極m與後閘極之多晶矽膜9卜 石夕化鉛膜114電性連接。 曰 84917 -27- 1236149 金屬閘極形成後，與一般之LSI製程相同。如圖46所示， 以CVD法堆積TEOS-氧化矽膜，形成層間絕緣膜115，在源極/ 汲極及閘極上開設接觸孔116，形成包含主要材料為鋁之上 層金屬配線117。 如上所述，採用藉由本實施形態顯示之製造方法所形成 之半導體裝置，可獲得與第七種實施形態相同的效果。 (第九種實施形態） 圖47係顯示本發明第九種實施形態之金屬閘極DTnMOSFET 之構造剖面圖。該DT-nM〇SFET之製造方法與第七種實施形 態相同，因此省略說明。 本實施形態藉由使p+型多晶石夕膜91a，91b之摻雜濃度改 變，使一方之P+型多晶石夕膜91b之費米位準（功函數）為4.9 eV， 使另一方之p+型多晶矽膜91a為.4.7 eV。如此，可在同一個LSI 内輕易地形成臨限值不同之電晶體。本實施形態之p+型多 晶矽膜91a側之DT-nMOSFET之臨限值電壓高於p+型多晶矽膜 9lMFRDT-nM〇SFET。 採用本實施形態可獲得與第七種實施形態相同之優點。 再者，藉由改變後閘極之功函數，可在一個LSI内形成數個（兩 個以上）具有不同臨限值電壓之電晶體。亦即，可解決先前 完全耗盡化裝置（亦包含前閘極與後閘極之功函數相同之先 前的雙閘極電晶體）之其中一個缺點（不易形成數個臨限值電 壓）。 (第十種實施形態） 圖48〜圖49係顯示本發明第十種實施形態之半導體裝置之 84917 -28- 1236149 製造步驟的步驟剖面圖。 首先，如圖48⑻所示，藉由熱氧化法及CVD法，於矽基板 121上形成矽氧化膜122。對矽氧化膜122進行圖案化，將經過 圖案化之矽氧化膜122作為掩模，藉由熟知之RIE法進行矽基 板121之蝕刻而形成溝123。 而後，如圖48(b)所示，剝離矽氧化膜122後，如藉由在氫 等還原性氣氛中之熱處理，於矽基板121中形成電洞124。其 處理之詳細内容揭示於特開2000-12858號公報。藉由該處理， 僅電洞124正上方之矽基板121表面高度降低，不過亦可藉由 如特開2001-144276號公報揭示之方法，進行基板121表面之平 滑化。而後，藉由熟知之井形成法及元件分離法，於矽基 板121上形成元件分離區域125，於pMOS區域形成η井126a及於 nMOS區域形成p井126b。 其次，如圖48⑹所示，全面地形成虛擬閘極絕緣膜127後， 藉由CVD法，基於形成虛擬閘極之目的，堆積膜厚為80 nm之 非摻雜之多晶矽膜128。而後，如圖48(e)所示，將虛擬閘極 形成用之多晶矽膜128加工成閘極形狀後，對nMOS、pMOS之 各個區域進行源極/汲極區域129a，b之摻雜用之離子佈植。 分別對nMOS區域之p井126b佈植坤離子，此外，對pMOS區域 之η井126a佈植硼離子，而形成源極/汲極區域129a，b。此時 之離子佈植條件，對坤及硼分別為：加速電壓30 keV，劑量 4χ 1015 cm-2，及加速電壓 3 keV，劑量 4x 1015 cm-2。 其次，如圖48(f)所示，藉由CVD法全面地堆積矽氧化膜130 後，藉由熟知之CMP法進行矽氧化膜Π0之平坦化，直至虛 84917 -29- 1236149 進一步堆積不同種類金屬，僅上部閘極使功函數改變之方 法。或是，亦可於上部及下部兩方形成同種類之閘極後， 僅剝離上部或下部中之一方，使用第二金屬或金屬化合物， 於剝離之側形成閘極。 由於本實施形態所示之半導體裝置係包含部分耗盡化裝 置之不對稱雙閘極MOSFET，因此未必需要使DTMOS動作。 但是，若通道之厚度足夠薄，而進行完全耗盡化動作，且 後閘極絕緣膜與通道厚度滿足文獻："Stephen Tang，"Dynamic Threshold MOSFETs for Future Integrated Circuits’’，Doctor thesis at University of California, Berkeley, 2001, available on internet, (http://www-device.eecs. berkeley· edu/〜stang/thesis.pdf)’’ 所示之條件時，貝丨J DTMOS動作。 另外，本發明並不限定於上述各實施形態，於實施階段， 只要在不脫離其要旨範圍内，可作各種變形。再者，上述 實施形態包含各種階段之發明，藉由適切組合所揭示之數 個構成要件可獲得各種發明。如即使自實施形態所示之全 邵構成要件中刪除數個構成要件，仍可解決發明所欲解決 之問題項中敘述的問題，可獲得發明之效果項中敘述之效 果的情況下，該構成要件被刪除之構造可形成發明。 發明之效果 如以上之說明，因本發明可電性形成理想之階梯狀通道 剖面與等價之構造，所以可擴大基板偏壓係數r，可謀求 臨限值電壓進一步降低。 圖式簡單說明 圖l(a)(b)係顯示第一種實施形態之半導體裝置之構造圖。 84917 -32- 1236149 圖2係顯示第二種實施形態之半導體裝置之構造平面圖。 圖3(a)(b)係顯示第二種實施形態之半導體裝置之製造步驟 之步驟剖面圖。 圖4(a)(b)係顯示第二種實施形態之半導體裝置之製造步驟 之步驟剖面圖。 圖5(a)(b)係顯示第二種實施形態之半導體裝置之製造步驟 之步驟剖面圖。 圖6(a)(b)係顯示第二種實施形態之半導體裝置之製造步驟 之步驟剖面圖。 圖7(a)(b)係顯示第二種實施形態之半導體裝置之製造步驟 之步驟剖面圖。 圖8⑻⑼係顯示第二種實施形態之半導體裝置之製造步驟 之步驟剖面圖。 圖9(a)(b)係顯示第二種實施形態之半導體裝置之製造步驟 之步驟剖面圖。 圖10⑻(b)係顯示第二種實施形態之半導體裝置之製造步驟 之步驟剖面圖。 圖11⑻⑻係顯示第二種實施形態之半導體裝置之製造步驟 之步驟剖面圖。 圖12(aHb)係顯示第二種實施形態之半導體裝置之製造步 驟之步驟剖面圖。 圖13(a)-(b)係顯示第二種實施形態之半導體裝置之製造步 驟之步驟剖面圖。 圖14(a)-(b)係顯示第二種實施形態之半導體裝置之製造步 84917 -33 - 1236149 驟之步驟剖面圖。 圖15(a)-(b)係顯示第二種實施形態之半導體裝置之製造步 驟之步驟剖面圖。 圖16(a)-(b)係顯示第二種實施形態之半導體裝置之製造步 驟之步驟剖面圖。 圖17(a)-(b)係顯示第二種實施形態之半導體裝置之動作狀 態之圖。 圖18係顯示第三種實施形態之半導體裝置之構造剖面 圖。 圖19(aMb)係顯示第四種實施形態之半導體裝置之構造剖 面圖。 圖20(a)-(b)係顯示第五種實施形態之半導體裝置之構造 圖。 圖21係顯示第六種實施形態之半導體裝置之基本構造 圖。 圖22(a)-(b)係顯示第六種實施形態之半導體裝置之構造剖 面圖。 圖23係顯示使用第七種實施形態之DTMOSFET之CMOS反向 器之構造之電路圖。 圖24係顯示第七種實施形態之邏輯電路上常使用之雙輸 入NAND電路之構’造的電路圖。 圖25係顯示圖24所示之雙輸入NAND電路之真值表圖。 圖26(a)-(d)係顯示使用第七種實施形態之DTCMOS之雙輸入 NAND電路之製造方法的步驟圖。 84917 -34- 1236149 圖27(a)-(d)係顯示使用第七種實施形態之DTCMOS之雙輸入 NAND電路之製造方法的步驟圖。 圖28(aKd)係顯示使用第七種實施形態之DTCMOS之雙輸入 NAND電路之製造方法白勺步驟圖。 圖29(a)<d)係顯示使用第七種實施形態之DTCMOS之雙輸入 NAND電路之製造方法白勺步驟圖。 圖30(a：Kd)係顯示使用第七種實施形態之DTCMOS之雙輸入 NAND電路之製造方法白勺步驟圖。 圖31(a：Kd)係顯示使用第七種實施形態之DTCMOS之雙輸入 NAND電路之製造方法的步驟圖。 圖32(aMd)係顯示使用第七種實施形態之DTCMOS之雙輸入 NAND電路之製造方法的步驟圖。 圖33(aHd)係顯示使用第七種實施形態之DTCMOS之雙輸入 NAND電路之製造方法白勺步驟圖。 圖34(a)-(d)係顯示使用第七種實施形態之DTCMOS之雙輸入 NAND電路之製造方法的步驟圖。 圖35(a)-(d)係顯示使用第七種實施形態之DTCMOS之雙輸入 NAND電路之製造方法白勺步驟圖。 圖36(aHd)係顯示使用第七種實施形態之DTCMOS之雙輸入 NAND電路之製造方法白勺步驟圖。 圖37(a)-(d)係顯示使用第七種實施形態之DTCMOS之雙輸入 NAND電路之製造方法白勺步驟圖。 圖38(aHd)係顯示使用第七種實施形態之DTCMOS之雙輸入 NAND電路之製造方法白勺步驟圖。 84917 -35 -

Claims (1)

  1. (φ\ ^J2|697號專利申請案 二東文隶利範圍替換本⑼年u月） 拾、申請專利範園： L 一種半導體裝置，其特徵為具備： 包含半導體之支撐層； 擴散層，其係於該支撐層之表面層導入雜質而 埋入絕緣層，其係設置於該擴散層上； ， 島狀4活性層，其係設置於前述埋入絕緣層上； 通道區域，其係形成於前述活性層内； ， 源極及汲極區域，其係以夾著 耆則述通通區域又万式形成 於刖述活性層内； 閘極絕緣膜，其係形成於前述通道區域上； 閘極’其係形成於該閘極絕緣膜上，且形成於前述島狀 之活性層側面，並與前述通道區域、源極及沒極區域絕緣 分離；及 遠極，其係連接於前述活性層；且 、前述閘極與前述活性㈣為電感應體，並與前述島狀之 活性層側面相連接。 2·如申請專利範圍第丨項之半導體裝置，其中前述島狀之活 ί生層由下碍構造、及上邵構造構成，該上部構造係形成 太汶下#構造上，且對前述支撐層主面平行之剖面積小於 該下部構造， 杰岫述上邵構造側面形成有側壁絕緣膜。 3·如申清專利範圍第2項之半導體裝置，其中前述上部構造 内形成有前述通道區域、源極及汲極區域。 4.如申請專利範圍第丨項之半導體裝置，其中前述擴散層與 1236149 除前述源極及汲極區域之外之活性層上導入有同— 型之雜質。 |呢 5·如申請專利範圍第η之半導體裝置，其中前述閉極 述活性層之複數側面連接。 ^ 6. —種半導體裝置，其特徵為具備·· 半導體基板； 通道區域，其係、形成於半導體基板内； 前閘極絕緣膜，並伤彤士、人、、〃、苦1 上. 豕戾八係形成於孩半導體基板之通遒區域 可問極’其係形成於該前閘極絕緣膜上； 源極及沒極區域，並你7 ^ ，、係以夾耆前述通道區域之 於前述半導體基板内； 々成 後閘極’其係與前述前閉極相對而形成於 板内，與前閘極電性連 、^導體基 運接，且與前閘極功函數不 後閘極絕緣膜，其係形成士人 及 前述後閘極表面。料成於“述前閘極絕緣膜相對之 7.如申請專利範圍第6項之半導體 一 汲極區域導入η型雜質 、、中於丽述源極及 之功函數。 則述哥閘極之功函數小於後間極 8·如申請專利範圍第6項之半導體 ^ 汲極區域導入ρ型雜質， /、於則述源極及 之功函數。 閑極之功函數大於後閑極 9.如申請專利範園第㈣之半導體裝置，其中進一 弟一通·域’其係形成於前述半導體基板内Γ 84917-931130.doc 1236149 第二源極及汲極區域，其係以夾著第二通道區域之方式 形成於前述半導體基板内； 第二前閘極絕緣膜，其係形成於第二通道區域上； 第二前閘極，其係形成於第二前閘極絕緣膜上，且功函 數與前述前閘極相同； 第一後閘極’其係與第二前閘極相對而形成於前述半導 體基板内，與第二前難電性連接，且功函數與前述前閉 極不同；及 第二後閘極絕緣膜，其係形成於與第二前閘極絕緣膜相 對之弟一後問極表面。 10.如申請專利範圍第6項之半導體裝置，其中前述後閘極絕 緣膜 < 膜厚為前述前閘極絕緣膜之膜厚的三倍以下。 11·如申請專利範固第6項之半導體裝置，其中前述通道區域 被前閘極絕緣膜、源極及沒極區域、後閘極絕緣膜所包圍。 12.如申請專利範圍第6項之半導體裝置，其中前述前閘極及 後閘極係分別以不同之金屬或金屬化合物構成。 13·如申請專利範圍第6項之半導體裝置，其中前述前閑極及 後閘極係分別導入有導電型不同之雜質之矽。 14. ^種半導體裝置之製浩女、、么甘& 万法’其特徵為：該半導體裝置係 形成MISFET，該製造方法係包含： SOI基板卞備步^，其係依序堆疊有包含半導體之支撐 基板、埋入絕緣膜、及半導體層； 擴散層形成步驟，其係於連接”述埋人絕緣膜之支撐 基板表面層導入雜質； 84917-931130.doc 1236149 、形成步驟，其係選擇韻刻除去包含前述_τ 與通道區域之區域之前述半導體層，於 内料成源極及沒極區域與通道區域； 側壁絕緣膜形成j ^ …… 其係形成於上部構造之側面； L形成步騾，其係選擇蝕刻露出於 膜側部之前述半導體芦 土，，邑、.彖 4使則相人絕緣膜露出，於前述 hM冓u下㈣成料述支撐絲 大於該上部構造之下部構造； 十仃U面和 絕緣層形成步驟，並、， 其係形成於W述下部構造、上部構造 及可述側壁絕緣膜周圍之前述埋入絕緣膜上； 虛擬閘極形成步驟，其係形成於前述上部構造上之前述 MISFET之閘極形成區域内； 之引I 源極及沒極區域形成步並乂 乂 ％八係％未覆盍則述虛擬閘極 则述上邵構造内選擇導入雜質而形成； 層間絕緣膜形成步驟，Α 、 〜八係形成於前述虛擬閘極周圍； 閘極溝形成步驟，盆係 a 二、+、疏抓 八係k擇除去則述虛擬閘極，側壁以 則述層間絕緣膜構成， y成則述通道區域露出之閘極溝； 閘極絕緣膜形成步驟，並 部之通道區域上； 成輕出於前述閘極溝底 :二> 物p其係蝕刻前述閘極溝底部一部分之閘極絕 騎層，使前述下部構造之側面-部分露出； 閘極形成步驟’其係形成於前述閘極溝及孔内； 接觸孔形成步驟’其係姓刻前述層間絕緣膜、絕緣層及 里入絕緣膜之-部分，形成連接於前述擴散層之接觸孔； 84917-931130.doc 1236149 及 上層配線形成步驟，其係形成於前述接觸孔内。 •:t清專利範園第M項之半導體裝置之製造方法，立中包 /孔形成步驟’其係於前述閉極絕緣膜上形成障壁金屬， 餘刻前述障壁金屬、間極絕緣膜、絕緣層之-部分，，使前 述下部構造之側面的一部分露出。 16.::半導體裝置之製造方法’其特徵為:該半導體裝置係 形成MISFET，該製造方法係包含： 空洞形成步驟’其係形成於半導體基板之内部，· 連接於前述空洞之孔形成步驟，其係形成於前述半導體 基板上； 後閘極絕緣膜形成步驟，其係形成於露㈣前述空洞孔 之表面之半導體基板表面； ㈣極形成步驟’其係形聽表面被前述後閘極絕緣膜 覆蓋之前述空洞及孔内； 虛擬閘極形成㈣，其㈣成於前述半導體基板上之前 述MISFET之閘極形成區域上； 原極及汲極區域形成步驟，其係於未覆蓋前述虛擬閘極 I刖述半導體基板内導入雜質而形成； 層門、、、邑、、彖膜开/成步·驟，其係形 < 於前述虛擬間極周圍； 閘極溝$成步,¾ ’其係選擇除去前述虛擬閘極，側壁以 可述層間絕緣膜構成，且前述半導體基板及後閘極露出·， 刖閘極絕緣膜形成步驟，其係形成於前述問極溝之底 面； ~ 84917-931130.doc 1236149 接觸孔形成步驟，其係餘刻前述問極溝底面之前述㈣ 極、巴、彖膜之彳分，形成連接於前述後閘極之接觸孔；及 則閘極形成步驟，其係於前述閘極溝及接觸孔内形成功 函數與前述後閘極不同之前閘極。 17·:申請專利範圍第16項之半導體裝置之製造方法，其中於 月J W月1閘極系巴緣膜上形成障壁金屬，姓刻前述障壁金屬及 前閘極絕緣膜之-部分，而形成前述接觸孔。 18· 一種半導體裝置之製造方法，其特徵為：該半導體裝置係 形成MISFET，該製造方法係包含： 空洞形成步驟，其係形成於半導體基板之内部； 連接万、&述S洞〈孔形成步驟’其係形成於前述半導體 基板上； 後問極絕緣膜形成步驟，其係形成於露出於前述空洞及 孔<表面之半導體基板表面； ，閘極Φ成步驟’其係形成於表面被前述後閘極絕緣膜 覆盖之前述空洞及孔内； Ή極、邑、表膜形成步驟，其係形成於前述半導體基板上 之前述MISFET之間極形成區域； 則閘極形成步驟’其係於前述前閘極絕緣膜上形成功函 數與前述後閘極不同之前閘極； 雜質選擇導人步驟，其係於未被前述前閘極覆蓋之前述 半導體基板内選擇導入雜質； 、：尋1开y成步知，其係蝕刻前述前閘極及前閘極絕緣膜 ^ 4刀，形成連接於前述後閘極之接觸孔，·及 84917-931130.doc 1236149 19. 電極形成步騾，其係形 如由社皇士丨可述接觸孔内及前閘極上。 如申印專利範圍第18項之 A 'f ^ 導體裝置之製造方法，其中作 為刖述後閘極，主要形成導 子入有罘一導電型雜質之矽層，作為前述前閘極，形成導人有第二導電型雜質之硬。 20. 如申請專利範圍第19項之半導體裝置之製造方法，其中於 蓟述半導體基板上沈積金屬膜，使前述金屬膜與前述前間 極選擇反應，在前述孔内及前閘極上形成前述電極，並除 去未反應之金屬膜。 84917-931130.doc 第0!益§9^"^利申請案 中文圖式替換頁(93年11月） 圖 替換頁 务i; //月知曰 18
    (a) (b) -ίο -
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