JP2002110994A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 本発明は、埋め込み絶縁膜中にバックゲート
層を設けたSOI MISFETからなる半導体装置及びその製造
方法を提供する。 【解決手段】 本発明は、埋め込み酸化膜（２）中に選
択的に形成されたゲルマニウム等をバックゲート層
（１）としたSOI MISFETからなる半導体装置であり、ま
た、その製造方法は、支持基板上に選択的に形成したゲ
ルマニウム層上に、半導体層を形成し、その半導体層
に、酸素イオンを注入し、アニール処理をすることによ
って、ゲルマニウム層を含んだ埋め込み酸化膜からなる
SOI基板を形成し、ゲルマニウムをバックゲート層
（１）として、それに対向するSOI層（７）にMISFETを
形成する製造方法。
層を設けたSOI MISFETからなる半導体装置及びその製造
方法を提供する。 【解決手段】 本発明は、埋め込み酸化膜（２）中に選
択的に形成されたゲルマニウム等をバックゲート層
（１）としたSOI MISFETからなる半導体装置であり、ま
た、その製造方法は、支持基板上に選択的に形成したゲ
ルマニウム層上に、半導体層を形成し、その半導体層
に、酸素イオンを注入し、アニール処理をすることによ
って、ゲルマニウム層を含んだ埋め込み酸化膜からなる
SOI基板を形成し、ゲルマニウムをバックゲート層
（１）として、それに対向するSOI層（７）にMISFETを
形成する製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係わり、特に、SOI (Silicon on Insulato
r)基板上にMISFET (Metal Insulator Semiconductor Fi
eld Effect Transistor)を形成してなる半導体装置及び
その製造方法に関する。
の製造方法に係わり、特に、SOI (Silicon on Insulato
r)基板上にMISFET (Metal Insulator Semiconductor Fi
eld Effect Transistor)を形成してなる半導体装置及び
その製造方法に関する。
【０００２】
【従来の技術】SOI MOSFET、特に完全空乏化（FD）SOI
MOSFETは、支持基板中、もしくは、支持基板上の絶縁
膜、いわゆる埋め込み絶縁膜中にバックゲート層を設
け、しきい値の制御を行う技術が開示されている。
MOSFETは、支持基板中、もしくは、支持基板上の絶縁
膜、いわゆる埋め込み絶縁膜中にバックゲート層を設
け、しきい値の制御を行う技術が開示されている。
【０００３】バックゲート層の形成手法の例としては、
以下の製造方法が開示されている。
以下の製造方法が開示されている。
【０００４】図５は、イオン注入により支持基板中にバ
ックゲート層を形成する工程の例を示す。(a) 表面をマ
スキングしたSOIで、バックゲートを形成する領域を開
口する。（b）次に、例えば、p型シリコンからなる支持
基板に対し、リン(P)などのn型不純物をイオン注入し
て、活性化アニール処理をする。このようにしてｎ型不
純物をドーピングした部分をバックゲート層（電極）と
して用いる。
ックゲート層を形成する工程の例を示す。(a) 表面をマ
スキングしたSOIで、バックゲートを形成する領域を開
口する。（b）次に、例えば、p型シリコンからなる支持
基板に対し、リン(P)などのn型不純物をイオン注入し
て、活性化アニール処理をする。このようにしてｎ型不
純物をドーピングした部分をバックゲート層（電極）と
して用いる。
【０００５】図６は、ウエハの張り合わせによって埋め
込み絶縁膜中にバックゲート層（電極）を形成する工程
の例を示す。(a)シリコンからなるウエハに、シリコン
酸化膜からなる絶縁膜を形成する。絶縁膜上にバックゲ
ート層となる電極層を形成する。次に(b)絶縁膜を堆積
し、表面を平坦化する。その後(c)表面に支持基板とな
るウエハを接着し、試料を反転させる。最後にウエハの
表面を薄膜化する。
込み絶縁膜中にバックゲート層（電極）を形成する工程
の例を示す。(a)シリコンからなるウエハに、シリコン
酸化膜からなる絶縁膜を形成する。絶縁膜上にバックゲ
ート層となる電極層を形成する。次に(b)絶縁膜を堆積
し、表面を平坦化する。その後(c)表面に支持基板とな
るウエハを接着し、試料を反転させる。最後にウエハの
表面を薄膜化する。
【０００６】しかしながら、図５で示すバックゲート層
の形成手法は、微細な形状を作ることは困難である。ま
た、SOI表面からイオン注入するので、イオン種が表面S
OI層を貫通するので、ドーズ量が多すぎるとSOI層に欠
陥が誘起される。欠陥を避ける為にはドーズ量を少なく
する必要があるが、そうすると、バックゲート層の不純
物濃度が薄いため、バックゲート層の空乏化が問題とな
る。
の形成手法は、微細な形状を作ることは困難である。ま
た、SOI表面からイオン注入するので、イオン種が表面S
OI層を貫通するので、ドーズ量が多すぎるとSOI層に欠
陥が誘起される。欠陥を避ける為にはドーズ量を少なく
する必要があるが、そうすると、バックゲート層の不純
物濃度が薄いため、バックゲート層の空乏化が問題とな
る。
【０００７】また、図６で示すウエハ張り合わせによる
バックゲート形成手法は、支持基板、及び表面のシリコ
ン層それぞれにウエハを要する為、ウエハコストが問題
となる。
バックゲート形成手法は、支持基板、及び表面のシリコ
ン層それぞれにウエハを要する為、ウエハコストが問題
となる。
【０００８】図７は、文献（"Fabirication of multi-l
evel buried oxide layers by oxygen-ion-implantatio
n into Si/Ge multilayers", Toshio Ogino, et al. Ma
t.Res. Soc. Symp. Proc. Vol. 438. ） にて開示され
ているシリコン、ゲルマニウム多層構造中の埋め込み酸
化膜形成プロセスの概略図である。(a)シリコン基板上
にゲルマニウム層を形成し、さらにゲルマニウム層上に
シリコン層を形成する。(b)ゲルマニウム層が含まれる
ような注入深さで酸素をイオン注入する。(c)アニール
処理により、シリコン／ゲルマニウム界面にシリコン酸
化膜を形成する。
evel buried oxide layers by oxygen-ion-implantatio
n into Si/Ge multilayers", Toshio Ogino, et al. Ma
t.Res. Soc. Symp. Proc. Vol. 438. ） にて開示され
ているシリコン、ゲルマニウム多層構造中の埋め込み酸
化膜形成プロセスの概略図である。(a)シリコン基板上
にゲルマニウム層を形成し、さらにゲルマニウム層上に
シリコン層を形成する。(b)ゲルマニウム層が含まれる
ような注入深さで酸素をイオン注入する。(c)アニール
処理により、シリコン／ゲルマニウム界面にシリコン酸
化膜を形成する。
【０００９】シリコン、ゲルマニウム中の酸素は、シリ
コンと優先的に反応してシリコン酸化膜を形成し、ゲル
マニウムはシリコン酸化膜から排除される。開示された
製造方法によって、絶縁膜中に、ゲルマニウム層を形成
することが可能となった。
コンと優先的に反応してシリコン酸化膜を形成し、ゲル
マニウムはシリコン酸化膜から排除される。開示された
製造方法によって、絶縁膜中に、ゲルマニウム層を形成
することが可能となった。
【００１０】なお、アニール処理の際にゲルマニウムの
一部が埋め込み酸化膜の上部、下部に抜け出る。実施例
における図面にはこのゲルマニウム層は記載していない
が、アニールの際にゲルマニウムの一部が酸化膜から抜
けることはある。
一部が埋め込み酸化膜の上部、下部に抜け出る。実施例
における図面にはこのゲルマニウム層は記載していない
が、アニールの際にゲルマニウムの一部が酸化膜から抜
けることはある。
【００１１】しかし、ゲルマニウム層をバックゲート層
として用いると、ウエハまたはチップ前面でバックゲー
ト制御される為、個々のMISFETの制御は不可能である。
また、シリコンと、ゲルマニウムの格子定数が異なる
為、欠陥フリーな構造を形成するのは困難である。
として用いると、ウエハまたはチップ前面でバックゲー
ト制御される為、個々のMISFETの制御は不可能である。
また、シリコンと、ゲルマニウムの格子定数が異なる
為、欠陥フリーな構造を形成するのは困難である。
【００１２】
【発明が解決しようとする課題】以上説明したように、
従来のバックゲート層の空乏化、ウエハコストの課題や
欠陥フリーな構造を形成することが困難であった。
従来のバックゲート層の空乏化、ウエハコストの課題や
欠陥フリーな構造を形成することが困難であった。
【００１３】本発明は、かかる課題の認識に基づいてな
されたものである。すなわち、その目的とするところ
は、SOI層を用いたMISFETトランジスタを形成してなる
半導体装置において、SOI層下部の埋め込み絶縁膜中に
バックゲート層（電極）を形成した半導体装置と、及び
ウエハ1枚でこの半導体装置を製造する方法を提供する
ことにある。
されたものである。すなわち、その目的とするところ
は、SOI層を用いたMISFETトランジスタを形成してなる
半導体装置において、SOI層下部の埋め込み絶縁膜中に
バックゲート層（電極）を形成した半導体装置と、及び
ウエハ1枚でこの半導体装置を製造する方法を提供する
ことにある。
【００１４】
【課題を解決するための手段】本発明の骨子は、支持基
板上の、埋め込み酸化膜中に、ゲルマニウム（Ge）から
なるバックゲート層を設け、埋め込み絶縁膜上のSOI層
を用いたMISFETからなる半導体装置である。そして、そ
のSOIウエハの形成は、シリコン基板上に、選択的にゲ
ルマニウム層を形成し、さらにこれら表面にシリコン層
を形成し、次にゲルマニウム層を含むような注入深さで
酸素をイオン注入し、アニール処理をして形成された絶
縁膜中に、ゲルマニウム層が含まれるようにした半導体
装置の製造方法である。
板上の、埋め込み酸化膜中に、ゲルマニウム（Ge）から
なるバックゲート層を設け、埋め込み絶縁膜上のSOI層
を用いたMISFETからなる半導体装置である。そして、そ
のSOIウエハの形成は、シリコン基板上に、選択的にゲ
ルマニウム層を形成し、さらにこれら表面にシリコン層
を形成し、次にゲルマニウム層を含むような注入深さで
酸素をイオン注入し、アニール処理をして形成された絶
縁膜中に、ゲルマニウム層が含まれるようにした半導体
装置の製造方法である。
【００１５】さらに、本発明においては、酸素イオン注
入前の多層構造形成の時に、ゲルマニウムの周辺をシリ
コンゲルマニウム層（SiGe）にすることによって、シリ
コンとゲルマニウムの格子不整合からなる不具合を低減
することができる。
入前の多層構造形成の時に、ゲルマニウムの周辺をシリ
コンゲルマニウム層（SiGe）にすることによって、シリ
コンとゲルマニウムの格子不整合からなる不具合を低減
することができる。
【００１６】より具体的な本発明の半導体装置は、支持
基板上に設けられた絶縁膜と、この絶縁膜上に設けられ
た半導体層と、前記絶縁膜中に設けられたバックゲート
層と、このバックゲート層に対向した前記半導体層の部
分を、チャネル領域としてなるMISFETトランジスタとを
備えたことを特徴とする。または、前記バックゲート層
がゲルマニウムからなり、さらには、前記バックゲート
層が埋め込み絶縁膜中に複数形成されたことを特徴とす
る。
基板上に設けられた絶縁膜と、この絶縁膜上に設けられ
た半導体層と、前記絶縁膜中に設けられたバックゲート
層と、このバックゲート層に対向した前記半導体層の部
分を、チャネル領域としてなるMISFETトランジスタとを
備えたことを特徴とする。または、前記バックゲート層
がゲルマニウムからなり、さらには、前記バックゲート
層が埋め込み絶縁膜中に複数形成されたことを特徴とす
る。
【００１７】また、本発明の半導体装置に係わる製造方
法は、支持基板上にゲルマニウム層を選択的に形成する
工程と、前記支持基板とゲルマニウム層上に半導体層を
形成する工程と、酸素イオンを注入して、アニール処理
して、前記半導体層内部に絶縁膜を形成する工程とを含
むことを特徴とする。
法は、支持基板上にゲルマニウム層を選択的に形成する
工程と、前記支持基板とゲルマニウム層上に半導体層を
形成する工程と、酸素イオンを注入して、アニール処理
して、前記半導体層内部に絶縁膜を形成する工程とを含
むことを特徴とする。
【００１８】
【発明の実施の形態】以下に図面を参照しつつ本発明の
実施の形態について説明する。
実施の形態について説明する。
【００１９】図1は、本発明の第1の実施形態に係わる半
導体装置を表す要部断面図である。その具体的な構成例
について説明すれば、以下の如くである。すなわち、シ
リコンからなる支持基板上にシリコン酸化膜からなる埋
め込み酸化膜が形成される。この埋め込み酸化膜中に
は、選択的に形成されたゲルマニウムからなるバックゲ
ート層が設けられている。そして、埋め込み絶縁膜上に
はシリコンからなるSOI層が設けられ、バックゲート層
と対向したSOI層上にMISFETが形成される。
導体装置を表す要部断面図である。その具体的な構成例
について説明すれば、以下の如くである。すなわち、シ
リコンからなる支持基板上にシリコン酸化膜からなる埋
め込み酸化膜が形成される。この埋め込み酸化膜中に
は、選択的に形成されたゲルマニウムからなるバックゲ
ート層が設けられている。そして、埋め込み絶縁膜上に
はシリコンからなるSOI層が設けられ、バックゲート層
と対向したSOI層上にMISFETが形成される。
【００２０】次に、図1に示した半導体装置の製造工程
を説明する。図2は、図1に示した半導体装置の製造工程
を表す要部断面図である。(a)シリコンからなる支持基
板上に、ゲルマニウムを形成する。ゲルマニウム層の厚
さは、後にイオン注入される酸素イオンが含まれる注入
深さの中に収まる厚さまでにする必要がある。次に、ゲ
ルマニウムを、バックゲート層や、例えばMISFETを形成
する時にゲルマニウム層との合わせのための目印などを
残して、不要とするゲルマニウム層を選択的に剥離す
る。(b)次に、表面にシリコン層を形成する。(c)次に、
注入された酸素イオンの深さの中にゲルマニウム層が含
まれるように、酸素をイオン注入する。(d)次に、アニ
ール処理して埋め込み酸化膜を形成する。この時、アニ
ール温度を900℃以下にして、埋め込み酸化膜中にゲル
マニウム層が残るようにする。シリコン、ゲルマニウム
の酸化は、酸素がシリコンと優先的に反応してシリコン
酸化膜を形成し、ゲルマニウムはシリコン酸化膜から排
除される。900℃以下のアニール処理では、ゲルマニウ
ムの拡散が小さい為、シリコン酸化膜中にゲルマニウム
が取り残される。アニール温度が高いと、ゲルマニウム
の拡散が大きくなり、シリコン酸化膜形成までにゲルマ
ニウムが拡散してしまい、所望のゲルマニウム層が形成
できなくなるので注意を要する。以上の製造方法によ
り、シリコン基板中に形成された埋め込み酸化膜中に、
ゲルマニウム層が選択的に形成されたSOI基板が形成さ
れる。(e)次に、SOI層にMISFETを形成する。バックゲー
ト層として用いるゲルマニウム層にはコンタクト部を設
ける。
を説明する。図2は、図1に示した半導体装置の製造工程
を表す要部断面図である。(a)シリコンからなる支持基
板上に、ゲルマニウムを形成する。ゲルマニウム層の厚
さは、後にイオン注入される酸素イオンが含まれる注入
深さの中に収まる厚さまでにする必要がある。次に、ゲ
ルマニウムを、バックゲート層や、例えばMISFETを形成
する時にゲルマニウム層との合わせのための目印などを
残して、不要とするゲルマニウム層を選択的に剥離す
る。(b)次に、表面にシリコン層を形成する。(c)次に、
注入された酸素イオンの深さの中にゲルマニウム層が含
まれるように、酸素をイオン注入する。(d)次に、アニ
ール処理して埋め込み酸化膜を形成する。この時、アニ
ール温度を900℃以下にして、埋め込み酸化膜中にゲル
マニウム層が残るようにする。シリコン、ゲルマニウム
の酸化は、酸素がシリコンと優先的に反応してシリコン
酸化膜を形成し、ゲルマニウムはシリコン酸化膜から排
除される。900℃以下のアニール処理では、ゲルマニウ
ムの拡散が小さい為、シリコン酸化膜中にゲルマニウム
が取り残される。アニール温度が高いと、ゲルマニウム
の拡散が大きくなり、シリコン酸化膜形成までにゲルマ
ニウムが拡散してしまい、所望のゲルマニウム層が形成
できなくなるので注意を要する。以上の製造方法によ
り、シリコン基板中に形成された埋め込み酸化膜中に、
ゲルマニウム層が選択的に形成されたSOI基板が形成さ
れる。(e)次に、SOI層にMISFETを形成する。バックゲー
ト層として用いるゲルマニウム層にはコンタクト部を設
ける。
【００２１】本製造方法によると、1枚のウエハで埋め
込み絶縁膜中にバックゲート層（電極）を形成すること
が可能となり、ウエハコストを削減できる。また、従来
の張り合わせによって形成したSOI基板は、支持基板と
上部SOI層で結晶格子の向きが異なるが、提案する製造
方法でつくった基板は、支持基板と上部SOI層の結晶格
子の向きが同じになっており、従来技術と区別される。
込み絶縁膜中にバックゲート層（電極）を形成すること
が可能となり、ウエハコストを削減できる。また、従来
の張り合わせによって形成したSOI基板は、支持基板と
上部SOI層で結晶格子の向きが異なるが、提案する製造
方法でつくった基板は、支持基板と上部SOI層の結晶格
子の向きが同じになっており、従来技術と区別される。
【００２２】次に第2の実施形態について説明する。第1
の実施形態では、シリコンとゲルマニウムの多層構造で
構成されていた。第2の実施形態では、シリコンゲルマ
ニウム（SiGe）をバッファ層として用いた例を説明す
る。
の実施形態では、シリコンとゲルマニウムの多層構造で
構成されていた。第2の実施形態では、シリコンゲルマ
ニウム（SiGe）をバッファ層として用いた例を説明す
る。
【００２３】図３は、第2の実施形態に係わる要部断面
図である。その具体的な構成例について説明すれば、以
下の如くである。すなわち、シリコン基板上にSiGe層が
設けられ、SiGe層上にゲルマニウムからなるバックゲー
ト層が選択的に含まれた埋め込み酸化膜が設けられる。
埋め込み酸化膜上にはSiGe層、そしてシリコン層からな
るSOI層が形成され、バックゲート層に対向するSOI層上
にMISFETが形成される。
図である。その具体的な構成例について説明すれば、以
下の如くである。すなわち、シリコン基板上にSiGe層が
設けられ、SiGe層上にゲルマニウムからなるバックゲー
ト層が選択的に含まれた埋め込み酸化膜が設けられる。
埋め込み酸化膜上にはSiGe層、そしてシリコン層からな
るSOI層が形成され、バックゲート層に対向するSOI層上
にMISFETが形成される。
【００２４】図４は、図３の半導体装置の製造方法を説
明する工程概略図である。(a)シリコンからなる支持基
板上に、SiGe層を形成する。次に、ゲルマニウム層を形
成する。ゲルマニウム層の厚さは、後に注入される酸素
イオンの注入深さに収まる厚さにする必要がある。次
に、ゲルマニウム層のバックゲートや、他必要とする領
域を残して剥離する。(b)表面にSiGe層を形成する。
明する工程概略図である。(a)シリコンからなる支持基
板上に、SiGe層を形成する。次に、ゲルマニウム層を形
成する。ゲルマニウム層の厚さは、後に注入される酸素
イオンの注入深さに収まる厚さにする必要がある。次
に、ゲルマニウム層のバックゲートや、他必要とする領
域を残して剥離する。(b)表面にSiGe層を形成する。
【００２５】シリコン、ゲルマニウムの酸化時に、シリ
コン酸化膜を形成し易くするため、SiGe層のゲルマニウ
ム濃度は、小さくする必要がある。
コン酸化膜を形成し易くするため、SiGe層のゲルマニウ
ム濃度は、小さくする必要がある。
【００２６】(c)次に、ゲルマニウム層を含むような注
入深さで酸素をイオン注入する。(d)次に、アニール処
理を施す。シリコン、ゲルマニウムの酸化は、酸素がシ
リコンと優先的に反応して二酸化シリコンを形成し、ゲ
ルマニウムは形成されたシリコン酸化膜から排除され
る。そして、形成されたシリコン酸化膜中にゲルマニウ
ム層が含まれた構造が形成される。アニール温度は900
℃以下にして、ゲルマニウムの拡散を小さくして、ゲル
マニウム層のゲルマニウムが拡散しにくくし、埋め込み
酸化膜中に残るようにする。
入深さで酸素をイオン注入する。(d)次に、アニール処
理を施す。シリコン、ゲルマニウムの酸化は、酸素がシ
リコンと優先的に反応して二酸化シリコンを形成し、ゲ
ルマニウムは形成されたシリコン酸化膜から排除され
る。そして、形成されたシリコン酸化膜中にゲルマニウ
ム層が含まれた構造が形成される。アニール温度は900
℃以下にして、ゲルマニウムの拡散を小さくして、ゲル
マニウム層のゲルマニウムが拡散しにくくし、埋め込み
酸化膜中に残るようにする。
【００２７】(e)次に、表面のSiGe層上にMISFETを形成
する。あるいは、SiGe層上にシリコンを形成して、シリ
コン上にMISFETを形成しても良い。SiGe層上のシリコン
は、歪んだ格子により、電子、正孔の移動度が、シリコ
ンのみの場合に比べて２−３倍向上する。SiGe構造への
酸素注入による埋め込み酸化膜形成はこれまでにも開示
されており、従来の埋め込み酸化膜なしに比べ、バッフ
ァ層の薄膜化、SiGe層の転位が低減されるなどの利点が
得られている。今回提案するバックゲート形成の製造工
程も、同じ酸素イオン注入による手法が採用しているの
で、開示されている埋め込み酸化膜上のSiGe構造のメリ
ットを受ける上に、バックゲート制御の効果も得られ
る。
する。あるいは、SiGe層上にシリコンを形成して、シリ
コン上にMISFETを形成しても良い。SiGe層上のシリコン
は、歪んだ格子により、電子、正孔の移動度が、シリコ
ンのみの場合に比べて２−３倍向上する。SiGe構造への
酸素注入による埋め込み酸化膜形成はこれまでにも開示
されており、従来の埋め込み酸化膜なしに比べ、バッフ
ァ層の薄膜化、SiGe層の転位が低減されるなどの利点が
得られている。今回提案するバックゲート形成の製造工
程も、同じ酸素イオン注入による手法が採用しているの
で、開示されている埋め込み酸化膜上のSiGe構造のメリ
ットを受ける上に、バックゲート制御の効果も得られ
る。
【００２８】なお、上記で説明した実施形態では、Si、
SiGe層にはMISFETを形成した例について説明したが、こ
の層にはMISFETを複数設けてもよく、また、MISFETの
他、抵抗、コンデンサー、ダイオード、MESFET等種々の
機能素子を設け、IC化しても良いことは勿論である。
SiGe層にはMISFETを形成した例について説明したが、こ
の層にはMISFETを複数設けてもよく、また、MISFETの
他、抵抗、コンデンサー、ダイオード、MESFET等種々の
機能素子を設け、IC化しても良いことは勿論である。
【００２９】以上説明したように本発明の実施形態によ
れば、以下に説明する効果を奏する。
れば、以下に説明する効果を奏する。
【００３０】まず、本発明の実施形態によれば、埋め込
み酸化膜中に形成されたバックゲート層により、個々の
MISFETを制御できる。また、本実施形態の製造方法によ
れば、埋め込み酸化膜中にゲルマニウムからなるバック
ゲート層を選択的に形成することが可能である。さら
に、製造にかかるウエハは1枚ですむので、従来技術に
比べウエハコストを低減できる。
み酸化膜中に形成されたバックゲート層により、個々の
MISFETを制御できる。また、本実施形態の製造方法によ
れば、埋め込み酸化膜中にゲルマニウムからなるバック
ゲート層を選択的に形成することが可能である。さら
に、製造にかかるウエハは1枚ですむので、従来技術に
比べウエハコストを低減できる。
【００３１】また、本発明の実施形態によれば、従来の
張り合わせによってバックゲートを形成したウエハと異
なり、支持基板とSOI層の格子の向きが一致する。
張り合わせによってバックゲートを形成したウエハと異
なり、支持基板とSOI層の格子の向きが一致する。
【００３２】さらに、本発明の実施形態によれば、シリ
コン／ゲルマニウム界面にSiGe層を形成する事により、
格子不整合による欠陥誘起を低減する事が可能である。
さらに、これまでに開示されている埋め込み酸化膜上の
SiGe構造の製造方法とほぼ同じであり、埋め込み酸化膜
上のSiGe構造におけるメリットを有する上に、新たに設
けられたバックゲート層による効果も得られる。
コン／ゲルマニウム界面にSiGe層を形成する事により、
格子不整合による欠陥誘起を低減する事が可能である。
さらに、これまでに開示されている埋め込み酸化膜上の
SiGe構造の製造方法とほぼ同じであり、埋め込み酸化膜
上のSiGe構造におけるメリットを有する上に、新たに設
けられたバックゲート層による効果も得られる。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
従来のバックゲート層の形成手法に比べ、ウエハコスト
を削減できる。さらに、埋め込み酸化膜上のSiGe構造に
バックゲート機能を新たに得ることができ、産業上のメ
リットは大である。
従来のバックゲート層の形成手法に比べ、ウエハコスト
を削減できる。さらに、埋め込み酸化膜上のSiGe構造に
バックゲート機能を新たに得ることができ、産業上のメ
リットは大である。
【図１】本発明の第1の実施形態に係わる半導体装置を
表す要部断面図。
表す要部断面図。
【図２】本発明の第1の実施形態に係わる半導体装置の
製造方法を説明するための工程断面図。
製造方法を説明するための工程断面図。
【図３】本発明の第２の実施形態に係わる半導体装置を
表す要部断面図。
表す要部断面図。
【図４】本発明の第２の実施形態に係わる半導体装置の
製造方法を説明するための工程断面図。
製造方法を説明するための工程断面図。
【図５】従来の埋め込み酸化膜下の支持基板にバックゲ
ート層を形成する製造方法を説明するための工程断面
図。
ート層を形成する製造方法を説明するための工程断面
図。
【図６】従来の埋め込み絶縁膜中にバックゲート層を形
成する製造方法を説明するための工程断面図。
成する製造方法を説明するための工程断面図。
【図７】従来における、シリコン、ゲルマニウム多層構
造中への埋め込み酸化膜形成プロセスを説明するための
図。
造中への埋め込み酸化膜形成プロセスを説明するための
図。
１ バックゲート層 ２ 埋め込み酸化膜 ３ 支持基板 ４ 素子分離 ５ ゲート絶縁膜 ６ ゲート電極 ７ SOI層 ８ ソース・ドレイン領域 ９ コンタクト 10 注入された酸素領域 11 レジスト 12,18 シリコン酸化膜 13 バックゲート用不純物領域 14 SiGe層 15 シリコン基板 16 ゲルマニウム層 17 シリコン層
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６２６Ｃ
Claims (11)
- 【請求項１】 支持基板上に設けられた絶縁膜と、この
絶縁膜上に設けられた半導体層と、前記絶縁膜中に設け
られたバックゲート層と、前記バックゲート層に対向し
た前記半導体層の部分を、チャネル領域としてなるMISF
ETとを備えてことを特徴とする半導体装置。 - 【請求項２】 支持基板上に設けられた絶縁膜と、この
絶縁膜上に設けられた半導体層と、この半導体層に設け
られたソース／ドレイン領域と、このソース／ドレイン
領域間上に設けられたゲート電極と、このゲート電極に
対向して前記絶縁膜中に設けられたバックゲート層とを
備え、前記バックゲート層に対向した前記半導体層の部
分を、前記MISFETのチャネル領域として動作させること
を特徴とする半導体装置。 - 【請求項３】 前記バックゲート層はゲルマニウムから
なることを特徴とする請求項1又は２のいずれかに記載
の半導体装置。 - 【請求項４】 前記絶縁膜中に複数のゲルマニウム層が
設けられていることを特徴とする請求項１又は２のいず
れかに記載の半導体装置。 - 【請求項５】 前記半導体層には前記ソース／ドレイン
領域を備えたMISトランジスタが複数設けられているこ
とを特徴とする請求項２記載の半導体装置。 - 【請求項６】 前記半導体層には前記ソース／ドレイン
領域を備えたMISFETの他、抵抗、コンデンサ、ダイオー
ド、トランジスタからなる機能素子が少なくとも一つ設
けられていることを特徴とする請求項２記載の半導体装
置。 - 【請求項７】 半導体からなる支持基板と、この支持基
板上に設けた第1のシリコンゲルマニウム層と、前記第1
のシリコンゲルマニウム層上に設けた絶縁膜と、この絶
縁膜中にゲルマニウム層からなるバックゲート層と、前
記絶縁膜上に設けた第2のシリコンゲルマニウム層と、
前記第2のシリコンゲルマニウム層上に設けた半導体層
と、この半導体層に形成してなるMISFETトランジスタと
を備えたことを特徴とする半導体装置。 - 【請求項８】 半導体層に機能素子を形成すると共に、
半導体層下部の絶縁膜中にバックゲート層を有してなる
半導体装置を製造するための方法であって、 半導体基板表面にゲルマニウム層を形成する工程と、 前記半導体基板と前記ゲルマニウム層の表面に半導体層
を形成する工程と、 前記半導体基板に、酸素イオンを注入して、アニール処
理することにより、前記半導体基板内部に絶縁膜を形成
する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項９】 前記ゲルマニウム層及び前記半導体層へ
の酸素イオン注入に対して、イオン注入された酸素イオ
ンの領域内に、ゲルマニウム層が含まれることを特徴と
する請求項第７記載の半導体装置の製造方法。 - 【請求項１０】 前記絶縁膜形成のアニール処理に対し
て、前記絶縁膜中に前記ゲルマニウム層が含まれるよう
な温度でアニール処理することを特徴とする請求項第８
記載の半導体装置の製造方法。 - 【請求項１１】 支持基板に第1のシリコンゲルマニウ
ム層を形成する工程と、 この第1のシリコンゲルマニウム層にゲルマニウム層を
形成する工程と、 前記第1のシリコンゲルマニウム層と前記ゲルマニウム
層の表面に第2のシリコンゲルマニウム層を形成する工
程と、 この第2のシリコンゲルマニウム層に酸素イオンを注入
して、アニルール処理することにより、前記シリコンゲ
ルマニウム層内部に絶縁膜を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000297429A JP2002110994A (ja) | 2000-09-28 | 2000-09-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000297429A JP2002110994A (ja) | 2000-09-28 | 2000-09-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002110994A true JP2002110994A (ja) | 2002-04-12 |
Family
ID=18779546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000297429A Pending JP2002110994A (ja) | 2000-09-28 | 2000-09-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002110994A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6979846B2 (en) | 2002-05-13 | 2005-12-27 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
-
2000
- 2000-09-28 JP JP2000297429A patent/JP2002110994A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6979846B2 (en) | 2002-05-13 | 2005-12-27 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| US7208353B2 (en) | 2002-05-13 | 2007-04-24 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| US7537978B2 (en) | 2002-05-13 | 2009-05-26 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
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