JPH0346371A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0346371A JPH0346371A JP18310889A JP18310889A JPH0346371A JP H0346371 A JPH0346371 A JP H0346371A JP 18310889 A JP18310889 A JP 18310889A JP 18310889 A JP18310889 A JP 18310889A JP H0346371 A JPH0346371 A JP H0346371A
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- drain
- insulating film
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- resist
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- Pending
Links
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- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 7
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- 230000015572 biosynthetic process Effects 0.000 claims 1
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンピュータのスイッチング素子等として
用いられる絶縁ゲート型電界効果トランジスタ（以下、
ＭＯＳ Ｆ ＥＴと略す）の製造方法に関する。
用いられる絶縁ゲート型電界効果トランジスタ（以下、
ＭＯＳ Ｆ ＥＴと略す）の製造方法に関する。
この発明は、ソース領域及びドレイン領域の下側に絶縁
膜層を設けるに際して、酸素をイオン住人することを特
徴とし、その結果、基板とソース・ドレインとの間の接
合容量を大幅に低減化している。
膜層を設けるに際して、酸素をイオン住人することを特
徴とし、その結果、基板とソース・ドレインとの間の接
合容量を大幅に低減化している。
短チヤネル効果やＣＭＯ３のラッチアップを防止するう
えで基板の抵抗を下げることは有力な手段であり、従来
においても第２図ｆａｔに示すようなエピタキシャル成
長層を有する低抵抗基板上に第２図（ｂｌに示すように
ＭＯＳＦＥＴを形成することが行われていた。
えで基板の抵抗を下げることは有力な手段であり、従来
においても第２図ｆａｔに示すようなエピタキシャル成
長層を有する低抵抗基板上に第２図（ｂｌに示すように
ＭＯＳＦＥＴを形成することが行われていた。
しかしながら、第２図に示すような構造のＭＯＳＦＥＴ
においては、基板とソース・ドレイン間の接合容量が大
きく、その結果インバータ等の動特性を低下させるとい
う問題点があった。
においては、基板とソース・ドレイン間の接合容量が大
きく、その結果インバータ等の動特性を低下させるとい
う問題点があった。
上記のような従来技術のもつ問題点を克服するためにこ
の発明では、以下のような手段を講じている。即ち、ソ
ース及びドレインを形成する前の工程において酸素をイ
オン注入することによって絶縁膜層を設けた後、前記絶
縁膜上にソース及びドレインを形成している。
の発明では、以下のような手段を講じている。即ち、ソ
ース及びドレインを形成する前の工程において酸素をイ
オン注入することによって絶縁膜層を設けた後、前記絶
縁膜上にソース及びドレインを形成している。
基板とソース・ドレインとの間に絶縁膜層を設けること
により、基板とソース・ドレインとの間の接合容量を大
幅に低減している。
により、基板とソース・ドレインとの間の接合容量を大
幅に低減している。
以下に第１図を用いてこの発明の実施例を詳細に説明す
る。第１図（ａｌ〜（Ｃ１は本発明を用いたＮチャネル
ＭＯＳ Ｆ ＥＴの製造工程順断面図である。
る。第１図（ａｌ〜（Ｃ１は本発明を用いたＮチャネル
ＭＯＳ Ｆ ＥＴの製造工程順断面図である。
第１図（ａｌは低抵抗の半導体基Ｆｉ１の上にゲート絶
縁膜２を設けた後、ゲート電８ｉ３をレジスト４を用い
てパターニングした状態である０次に第１図（ｂｌにお
いて前記レジスト４を残したままで酸素をイオン注入す
ることにより、前記半導体基板１の表面よりも下側（基
板側）に絶縁膜層５を設けている。この後、レジスト４
を除去し、アニールを行うことにより、酸素のイオン注
入時に基板１の表面に誘起されたダメージを回復させる
ことができる。
縁膜２を設けた後、ゲート電８ｉ３をレジスト４を用い
てパターニングした状態である０次に第１図（ｂｌにお
いて前記レジスト４を残したままで酸素をイオン注入す
ることにより、前記半導体基板１の表面よりも下側（基
板側）に絶縁膜層５を設けている。この後、レジスト４
を除去し、アニールを行うことにより、酸素のイオン注
入時に基板１の表面に誘起されたダメージを回復させる
ことができる。
このあと第１図（Ｃ）で示すように、レジスト４を除去
して、ヒ素のイオン注入を行うことにより、ｎｏのソー
ス６と同じくドレイン７を設けている。
して、ヒ素のイオン注入を行うことにより、ｎｏのソー
ス６と同じくドレイン７を設けている。
以上のようにして製造されたＭＯＳ Ｆ ＥＴは半導体
基板１とソース６、ドレイン７との間の接合容量（寄生
容量）が少ないという構造上の特徴を有している。
基板１とソース６、ドレイン７との間の接合容量（寄生
容量）が少ないという構造上の特徴を有している。
〔発明の効果）
以上のような構造のＭＯＳ Ｆ ＥＴを用いたＣＭＯＳ
インバータなどは、寄生容量が小さいために遅延時間が
大幅に改善される。従って、この発明により高速ＩＣを
製造することが可能となる。
インバータなどは、寄生容量が小さいために遅延時間が
大幅に改善される。従って、この発明により高速ＩＣを
製造することが可能となる。
第１図（司〜（Ｃ１は本発明を用いたＮチャネルＭＯ３
ＦＥＴの製造工程順断面図である。第２図（ａ）。 （ｂ）は従来方法によるＮチャネルＭＯＳ Ｆ ＥＴの
製造工程順断面図である。 ・半導体基板 ・ゲート絶縁膜 ・ゲート電極 ・レジスト ・絶縁膜層 ◆ソース ・ドレイン ・エピタキシャル成長層 以 上
ＦＥＴの製造工程順断面図である。第２図（ａ）。 （ｂ）は従来方法によるＮチャネルＭＯＳ Ｆ ＥＴの
製造工程順断面図である。 ・半導体基板 ・ゲート絶縁膜 ・ゲート電極 ・レジスト ・絶縁膜層 ◆ソース ・ドレイン ・エピタキシャル成長層 以 上
Claims (1)
- 第１導電型の半導体基板の上にゲート絶縁膜を形成し、
前記ゲート絶縁膜を介してゲート電極を設ける第１の工
程と、前記第１の工程においてゲート電極上にレジスト
を残した状態で酸素をイオン注入することにより、前記
半導体基板のソース・ドレイン形成領域の下側に酸化膜
層を設ける第２の工程と、前記第２の工程において残さ
れていたレジストを除去し前記第１導電型と異なる第２
導電型の不純物原子をイオン注入し、第２導電型のソー
ス・ドレインを形成する第３の工程とからなる製造工程
を特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18310889A JPH0346371A (ja) | 1989-07-14 | 1989-07-14 | 半導体装置の製造方法 |
| EP19900910930 EP0436038A4 (en) | 1989-07-14 | 1990-07-11 | Semiconductor device and method of producing the same |
| PCT/JP1990/000889 WO1991001569A1 (en) | 1989-07-14 | 1990-07-11 | Semiconductor device and method of producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18310889A JPH0346371A (ja) | 1989-07-14 | 1989-07-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0346371A true JPH0346371A (ja) | 1991-02-27 |
Family
ID=16129916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18310889A Pending JPH0346371A (ja) | 1989-07-14 | 1989-07-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0346371A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000027959A (ko) * | 1998-10-27 | 2000-05-15 | 윤종용 | 이동통신단말기의 세계시각 표시 방법 |
| KR20040021956A (ko) * | 2002-09-06 | 2004-03-11 | 박원용 | 휴대폰에서 세계 지도상의 낮과 밤을 표시하는 방법 및 그 장치 |
| US9737123B2 (en) | 2015-08-04 | 2017-08-22 | Catalyst Lifestyle Limited | Waterproof case for electronic device |
-
1989
- 1989-07-14 JP JP18310889A patent/JPH0346371A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000027959A (ko) * | 1998-10-27 | 2000-05-15 | 윤종용 | 이동통신단말기의 세계시각 표시 방법 |
| KR20040021956A (ko) * | 2002-09-06 | 2004-03-11 | 박원용 | 휴대폰에서 세계 지도상의 낮과 밤을 표시하는 방법 및 그 장치 |
| US9737123B2 (en) | 2015-08-04 | 2017-08-22 | Catalyst Lifestyle Limited | Waterproof case for electronic device |
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