JPH01196818A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01196818A JPH01196818A JP2228988A JP2228988A JPH01196818A JP H01196818 A JPH01196818 A JP H01196818A JP 2228988 A JP2228988 A JP 2228988A JP 2228988 A JP2228988 A JP 2228988A JP H01196818 A JPH01196818 A JP H01196818A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、イオン注入領域の形成方法に関し、選択的に
形成されたマスク下部への横方向へのチャネリングを抑
制することを目的とし、単結晶半導体基板上の保護膜に
選択的に開口部を形成する工程と、 次いで、該基板に対して不活性な元素を該開口部を介し
て選択的にイオン注入し、該基板の表面を選択的にアモ
ルファス化する第１のイオン注入工程と、 次いで、該開口部を介して該アモルファス化した領域に
所要の不純物をイオン注入する第２のイオン注入工程と
を含み、 該第１のイオン注入工程は、該第２のイオン注入工程に
比して該基板主面の法線に対する傾きを大きくせしめる
ことで上記目的を達成する。
形成されたマスク下部への横方向へのチャネリングを抑
制することを目的とし、単結晶半導体基板上の保護膜に
選択的に開口部を形成する工程と、 次いで、該基板に対して不活性な元素を該開口部を介し
て選択的にイオン注入し、該基板の表面を選択的にアモ
ルファス化する第１のイオン注入工程と、 次いで、該開口部を介して該アモルファス化した領域に
所要の不純物をイオン注入する第２のイオン注入工程と
を含み、 該第１のイオン注入工程は、該第２のイオン注入工程に
比して該基板主面の法線に対する傾きを大きくせしめる
ことで上記目的を達成する。
本発明は、半導体装置の製造方法、特にイオン注入領域
の形成方法に関する。
の形成方法に関する。
近年の半導体装置の微細化、高速化の要求に伴い、浅い
イオン注入領域を精度良く形成することが要求されてい
る。
イオン注入領域を精度良く形成することが要求されてい
る。
例えば、ＭＯＳ Ｆ ＥＴの場合には、ソース、ドレイ
ン間の接近に伴うしきい値電圧の低下や、ソース、ドレ
イン間耐圧の低下を起こす、所謂、短チヤネル効果を回
避する為に、ソース、ドレイン領域の接合面がチャネル
領域に進入しない構造、すなわち、ソース、ドレイン拡
散層の浅い構造が要求されている。
ン間の接近に伴うしきい値電圧の低下や、ソース、ドレ
イン間耐圧の低下を起こす、所謂、短チヤネル効果を回
避する為に、ソース、ドレイン領域の接合面がチャネル
領域に進入しない構造、すなわち、ソース、ドレイン拡
散層の浅い構造が要求されている。
高い精度をもって選択的にイオン注入領域を得るために
は、低加速エネルギをもって浅いイオン注入領域を形成
すれば良いが、特にホウ素（Ｂ）の様なイオン半径の小
さい元素においては、結晶中に入射後、運動エネルギが
低下すると、比較的低指数の結晶軸あるいは結晶面に囲
まれた空間（チャネル）を格子原子と大きく衝突するこ
となくイオンが進行する現象（所謂マイクロチャネリン
グ現象）が起きやすく、注入エネルギを低下させるだけ
では接合深さの縮小には限界がある。
は、低加速エネルギをもって浅いイオン注入領域を形成
すれば良いが、特にホウ素（Ｂ）の様なイオン半径の小
さい元素においては、結晶中に入射後、運動エネルギが
低下すると、比較的低指数の結晶軸あるいは結晶面に囲
まれた空間（チャネル）を格子原子と大きく衝突するこ
となくイオンが進行する現象（所謂マイクロチャネリン
グ現象）が起きやすく、注入エネルギを低下させるだけ
では接合深さの縮小には限界がある。
上記マイクロチャネリング現象（以下チャネリングと称
する）は、イオン注入がなされる結晶の規則正しい格子
原子の周期性に起因しており、この周期性を破壊してこ
の現象を回避することが報告されている。（Ｂ−Ｙ Ｔ
ｓａｕｒ ｅｔ ａｌ、、 ＥｘｔｅｎｄｅｄＡｂｓ
ｔｒａｃｔｓ ｏｆ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ
５ｏｃｉｅｔｙ８３−２１９８３ ｐ、４９６） この方法は、ドーピングしようとする不純物イオンの注
入に先立ち、例えばシリコン（Ｓｔ）イオンを注入する
ものであり、これによって半導体結晶の表面がアモルフ
ァス化されるため、第４図の様に従来の如きチャリング
現象■を無視した、はぼ理論値０通りの不純物分布■が
得られる。
する）は、イオン注入がなされる結晶の規則正しい格子
原子の周期性に起因しており、この周期性を破壊してこ
の現象を回避することが報告されている。（Ｂ−Ｙ Ｔ
ｓａｕｒ ｅｔ ａｌ、、 ＥｘｔｅｎｄｅｄＡｂｓ
ｔｒａｃｔｓ ｏｆ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ
５ｏｃｉｅｔｙ８３−２１９８３ ｐ、４９６） この方法は、ドーピングしようとする不純物イオンの注
入に先立ち、例えばシリコン（Ｓｔ）イオンを注入する
ものであり、これによって半導体結晶の表面がアモルフ
ァス化されるため、第４図の様に従来の如きチャリング
現象■を無視した、はぼ理論値０通りの不純物分布■が
得られる。
前述の技術は、確かに縦方向へのチャネリング現象に対
しては良好な対策となり得る。
しては良好な対策となり得る。
しかしながら、本発明者は第３図に示す様に、選択的に
形成されたマスク端の直下の領域にあっては、前述の如
き技術を利用しても所期の効果が得られず、依然として
チャネリング現象が発生していることを見出した。
形成されたマスク端の直下の領域にあっては、前述の如
き技術を利用しても所期の効果が得られず、依然として
チャネリング現象が発生していることを見出した。
第３図はシリコン基板（１）に選択的にマスク（９）を
形成した後、基板面に垂直にシリコン（Ｓｉ）を４０ｋ
ｅＶ、２ Ｘ １０１５ｃｍ−”の条件をもってイオン
注入しく第３図（ａ）Ｌ次いで、ホウ素（Ｂ）を同様に
２５ｋｅＶ、２Ｘ１０”ｅｌｌ−１の条件をもってイオ
ン注入した（第３図（ｂ））ものであり、図示の如く注
入されたホウ素がマスク（９）の端部を越えて、その下
部にまで達している。
形成した後、基板面に垂直にシリコン（Ｓｉ）を４０ｋ
ｅＶ、２ Ｘ １０１５ｃｍ−”の条件をもってイオン
注入しく第３図（ａ）Ｌ次いで、ホウ素（Ｂ）を同様に
２５ｋｅＶ、２Ｘ１０”ｅｌｌ−１の条件をもってイオ
ン注入した（第３図（ｂ））ものであり、図示の如く注
入されたホウ素がマスク（９）の端部を越えて、その下
部にまで達している。
これは、マスクの開口端部付近に注入された不純物イオ
ン（Ｂ）がチャネリングによってマスクの下部に廻り込
み易くなっており、予め形成されたアモルファス化領域
が、この様な不純物イオンの横方向へのチャネリングに
対して十分に対応出来ない為であると考えられる。
ン（Ｂ）がチャネリングによってマスクの下部に廻り込
み易くなっており、予め形成されたアモルファス化領域
が、この様な不純物イオンの横方向へのチャネリングに
対して十分に対応出来ない為であると考えられる。
上記の如き現象は、特にＭＯＳＦＥＴのソース、ドレイ
ン領域の様にその形成位置に厳密な精度が要求されるデ
バイスにおいて大きな問題であり、浅いイオン注入領域
が形成出来たとしても、マスクとして利用するゲート電
極の下部へ広がる横方向へのチャネリングのため、短チ
ヤネル効果に対しては実質的な対策となり得ないのが現
状である。
ン領域の様にその形成位置に厳密な精度が要求されるデ
バイスにおいて大きな問題であり、浅いイオン注入領域
が形成出来たとしても、マスクとして利用するゲート電
極の下部へ広がる横方向へのチャネリングのため、短チ
ヤネル効果に対しては実質的な対策となり得ないのが現
状である。
また、半導体結晶をアモルファス化するイオン注入のエ
ネルギを増加して、マスク端部下部への廻り込みを大き
くし、上記の如き横方向へのチャネリングを抑制するこ
とも考えられるが、アモルファス化した領域は後の熱処
理工程時においても十分に結晶性を回復しえずに結晶欠
陥として残るため、特にイオン注入によって形成された
ＰＮ接合界面の空乏層に上記欠陥が残ると、逆方向リー
ク電流の増大など、電気的特性を大幅に悪化させる要因
となり、実用上の制約が大きい。
ネルギを増加して、マスク端部下部への廻り込みを大き
くし、上記の如き横方向へのチャネリングを抑制するこ
とも考えられるが、アモルファス化した領域は後の熱処
理工程時においても十分に結晶性を回復しえずに結晶欠
陥として残るため、特にイオン注入によって形成された
ＰＮ接合界面の空乏層に上記欠陥が残ると、逆方向リー
ク電流の増大など、電気的特性を大幅に悪化させる要因
となり、実用上の制約が大きい。
本発明は上記の如き問題点に鑑み、横方向へ広がるチャ
ネリングに対しても十分に対応しえるイオン注入法を提
供することを目的とする。
ネリングに対しても十分に対応しえるイオン注入法を提
供することを目的とする。
本発明は、単結晶半導体基板上の保護膜に選択的に開口
部を形成する工程と、 次いで、該基板に対して不活性な元素を該開口部を介し
て選択的にイオン注入し、該基板の表面を選択的にアモ
ルファス化する第１のイオン注入工程と、 次いで、該開口部を介して該アモルファス化した領域に
所要の不純物をイオン注入する第２のイオン注入工程と
を含み、 該第１のイオン注入工程は、該第２のイオン注入工程に
比して該基板主面の法線に対する傾きを大きくせしめる
ことで、上記目的を達成するものである。
部を形成する工程と、 次いで、該基板に対して不活性な元素を該開口部を介し
て選択的にイオン注入し、該基板の表面を選択的にアモ
ルファス化する第１のイオン注入工程と、 次いで、該開口部を介して該アモルファス化した領域に
所要の不純物をイオン注入する第２のイオン注入工程と
を含み、 該第１のイオン注入工程は、該第２のイオン注入工程に
比して該基板主面の法線に対する傾きを大きくせしめる
ことで、上記目的を達成するものである。
本発明によると、アモルファス化するための基板に対し
て不活性な元素を、基板主面の法線より傾けてイオン注
入するため、第１図（ａ）に示す如く、マスク（９）の
開口端部の下部の結晶においても十分にアモルファス化
がなされ、その結果、第１図（ｂ）の如く前述した横方
向へのチャネリングについても効果的に抑制することが
可能になる。
て不活性な元素を、基板主面の法線より傾けてイオン注
入するため、第１図（ａ）に示す如く、マスク（９）の
開口端部の下部の結晶においても十分にアモルファス化
がなされ、その結果、第１図（ｂ）の如く前述した横方
向へのチャネリングについても効果的に抑制することが
可能になる。
以下に本発明の一実施例を第２図を参照して詳細に説明
する。
する。
本実施例はＭＯＳＦＥＴの作成において、本発明の技術
を適用したものであり、第２図はそれを工程順に示した
断面図である。
を適用したものであり、第２図はそれを工程順に示した
断面図である。
第２図（ａ）参照
先ず、単結晶のｎ型シリコン基板（１）上に素子分離の
ための酸化膜（２）を選択的に形成した後、ゲート酸化
膜（３）、ゲート電極（４）を選択的に形成する。ここ
までは、通常のプロセスと同一である。
ための酸化膜（２）を選択的に形成した後、ゲート酸化
膜（３）、ゲート電極（４）を選択的に形成する。ここ
までは、通常のプロセスと同一である。
第２図（ｂ）参照
次いで、シリコン基板（１）をアモルファス化する為の
イオン注入を酸化膜（２）、ゲート電極（４）をマスク
として行う。
イオン注入を酸化膜（２）、ゲート電極（４）をマスク
として行う。
本実施例ではシリコンを、注入エネルギを４６ｋｅＶ、
濃度を２ Ｘ １０ ”ｃｍ−”、 シリコン基板（
１）主面の法線より３０°傾けてイオン注入してアモル
ファス化領域５を形成した。
濃度を２ Ｘ １０ ”ｃｍ−”、 シリコン基板（
１）主面の法線より３０°傾けてイオン注入してアモル
ファス化領域５を形成した。
ＭＯＳＦＥＴの場合、ソース領域とドレイン領域につい
てチャネリングを抑制しなければならないため、ゲート
の両側から各々角度をつけて２回のイオン注入する必要
がある。
てチャネリングを抑制しなければならないため、ゲート
の両側から各々角度をつけて２回のイオン注入する必要
がある。
第３図（Ｃ）参照
次いで、前記第２図（ｂ）の工程によってアモルファス
化がなされた領域に不純物となる元素をイオン注入して
ソース領域６ａ、ドレイン領域６ｂを形成した。本実施
例ではＢＦ２ （ボロンフロライド）イオンを、注入
エネルギを２５ｋｅＶ。
化がなされた領域に不純物となる元素をイオン注入して
ソース領域６ａ、ドレイン領域６ｂを形成した。本実施
例ではＢＦ２ （ボロンフロライド）イオンを、注入
エネルギを２５ｋｅＶ。
濃度を２×１０ ”Ｃｌ１ｌ−”、シリコン基板（１）
の主面に対して垂直にイオン注入した。
の主面に対して垂直にイオン注入した。
第２図（ｄ）参照
次いで、ラピッドサーマルアニール（ＲＴＡ：Ｒａｐｉ
ｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）によって、９
５０°Ｃ１１０秒間の熱処理を施し、注入された不純物
を活性化した後、通常の工程を以て、絶縁膜７、ソース
電極８ａ、 ドレイン電極８ｂを形成する。
ｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）によって、９
５０°Ｃ１１０秒間の熱処理を施し、注入された不純物
を活性化した後、通常の工程を以て、絶縁膜７、ソース
電極８ａ、 ドレイン電極８ｂを形成する。
本実施例によると、シリコン基板（１）主面の法線より
傾けてアモルファス化の為のイオン注入を行うため、ゲ
ート電極（４）端部の下部の結晶においても十分にアモ
ルファス化がなされ、その結果、横方向の不純物分布に
ついても略理論どおりのプロファイルが得られるため、
横方向へのチャネリングに起因する短チヤネル効果を抑
制することが可能になる。
傾けてアモルファス化の為のイオン注入を行うため、ゲ
ート電極（４）端部の下部の結晶においても十分にアモ
ルファス化がなされ、その結果、横方向の不純物分布に
ついても略理論どおりのプロファイルが得られるため、
横方向へのチャネリングに起因する短チヤネル効果を抑
制することが可能になる。
上記実施例ではアモルファス化の為のイオン注入時にお
けるイオン種をシリコン（Ｓｉ）としたが、そのほかの
不純物であっても基板に対して不活性な元素であればこ
れに限定されるものではない。基板がシリコンである場
合は、上述したシリコンの他に例えばゲルマニウム（Ｇ
ｅ）を用いても同様の効果が期待できる。
けるイオン種をシリコン（Ｓｉ）としたが、そのほかの
不純物であっても基板に対して不活性な元素であればこ
れに限定されるものではない。基板がシリコンである場
合は、上述したシリコンの他に例えばゲルマニウム（Ｇ
ｅ）を用いても同様の効果が期待できる。
以上詳細に説明した様に、本発明によるとマス止するこ
とが可能であり、その結果、半導体装置の微細化、信頼
性の向上を図ることができる。
とが可能であり、その結果、半導体装置の微細化、信頼
性の向上を図ることができる。
第１図は本発明の詳細な説明する図、第２図は （し
）本発明の一実施例を説明する図、第３図は従来の技術
を説明する図、第４図は従来技術の問題を説明する図で
ある。 図において、 １はシリコン基板、２は酸化膜（ＳｉＯ□）、３
ＣＣ）はゲート酸化膜、４はゲート電極、５はアモルフ
ァス化領域、６ａはソース領域、６ｂはドレインレイン
電極、９はマスクである。
）本発明の一実施例を説明する図、第３図は従来の技術
を説明する図、第４図は従来技術の問題を説明する図で
ある。 図において、 １はシリコン基板、２は酸化膜（ＳｉＯ□）、３
ＣＣ）はゲート酸化膜、４はゲート電極、５はアモルフ
ァス化領域、６ａはソース領域、６ｂはドレインレイン
電極、９はマスクである。
Claims (1)
- 【特許請求の範囲】 単結晶半導体基板上の保護膜に選択的に開口部を形成
する工程と、 次いで、該基板に対して不活性な元素を該開口部を介し
て選択的にイオン注入し、該基板の表面を選択的にアモ
ルファス化する第１のイオン注入工程と、 次いで、該開口部を介して該アモルファス化した領域に
所要の不純物をイオン注入する第２のイオン注入工程と
を含み、 該第１のイオン注入工程は、該第２のイオン注入工程に
比して該基板主面の法線に対する傾きが大きいことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2228988A JPH01196818A (ja) | 1988-02-02 | 1988-02-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2228988A JPH01196818A (ja) | 1988-02-02 | 1988-02-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01196818A true JPH01196818A (ja) | 1989-08-08 |
Family
ID=12078588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2228988A Pending JPH01196818A (ja) | 1988-02-02 | 1988-02-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01196818A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01214172A (ja) * | 1988-02-23 | 1989-08-28 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPH0311731A (ja) * | 1989-06-09 | 1991-01-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPH05136404A (ja) * | 1991-04-22 | 1993-06-01 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5223445A (en) * | 1990-05-30 | 1993-06-29 | Matsushita Electric Industrial Co., Ltd. | Large angle ion implantation method |
| US5254484A (en) * | 1990-11-10 | 1993-10-19 | Telefunken Electronic Gmbh | Method for recrystallization of preamorphized semiconductor surfaces zones |
| JPH09102465A (ja) * | 1990-09-28 | 1997-04-15 | Applied Materials Inc | イオン注入方法 |
| US5915196A (en) * | 1995-11-10 | 1999-06-22 | Nec Corporation | Method of forming shallow diffusion layers in a semiconductor substrate in the vicinity of a gate electrode |
| JP2005005406A (ja) * | 2003-06-10 | 2005-01-06 | Semiconductor Leading Edge Technologies Inc | 半導体装置の製造方法 |
| JP2013258287A (ja) * | 2012-06-13 | 2013-12-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1988
- 1988-02-02 JP JP2228988A patent/JPH01196818A/ja active Pending
Cited By (9)
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