JPH07142707A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
- Publication number
- JPH07142707A JPH07142707A JP14646593A JP14646593A JPH07142707A JP H07142707 A JPH07142707 A JP H07142707A JP 14646593 A JP14646593 A JP 14646593A JP 14646593 A JP14646593 A JP 14646593A JP H07142707 A JPH07142707 A JP H07142707A
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- silicate glass
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- substrate
- thermal expansion
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Abstract
(57)【要約】
【目的】ＬＤＤ構造を有するＭＯＳトランジスタにおい
て、サイドウォール端に発生する熱応力を減らし、結晶
欠陥の発生を抑制する。 【構成】ゲート電極３のサイドウォール９を形成する。
ＰＳＧ膜８に不純物を注入し、サイドウォール９の熱膨
張率を基板１のそれと同等にする。
て、サイドウォール端に発生する熱応力を減らし、結晶
欠陥の発生を抑制する。 【構成】ゲート電極３のサイドウォール９を形成する。
ＰＳＧ膜８に不純物を注入し、サイドウォール９の熱膨
張率を基板１のそれと同等にする。
Description
【０００１】
【産業上の利用分野】本発明は、ゲート電極のサイドウ
ォールを利用してＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ−
Ｄｒａｉｎ）構造を実現するＭＯＳトランジスタの製造
方法に関する。
ォールを利用してＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ−
Ｄｒａｉｎ）構造を実現するＭＯＳトランジスタの製造
方法に関する。
【０００２】
【従来の技術】ＬＤＤ構造は、パターンの微細化による
チャネル長の縮小によって発生するホットキャリアに起
因するしきい値電圧の変動や相互コンダクタンスの劣化
を防止しようとするもので、ＬＳＩの微細化のために広
く用いられている。ＬＤＤ構造のＭＯＳトランジスタ
は、ホットキャリアの発生が抑制されるだけでなく、電
界が最大となる位置がゲート領域からはずれるため、発
生したホットキャリアがゲート電極へ注入されてしまう
ことがなくなる。したがって、短いチャネル長でＭＯＳ
トランジスタを動作させることができ、さらにはより高
い電圧で駆動させることが可能となる。
チャネル長の縮小によって発生するホットキャリアに起
因するしきい値電圧の変動や相互コンダクタンスの劣化
を防止しようとするもので、ＬＳＩの微細化のために広
く用いられている。ＬＤＤ構造のＭＯＳトランジスタ
は、ホットキャリアの発生が抑制されるだけでなく、電
界が最大となる位置がゲート領域からはずれるため、発
生したホットキャリアがゲート電極へ注入されてしまう
ことがなくなる。したがって、短いチャネル長でＭＯＳ
トランジスタを動作させることができ、さらにはより高
い電圧で駆動させることが可能となる。
【０００３】以下、従来の代表的なＬＤＤ構造のＭＯＳ
トランジスタの製造方法を図２を用いて説明する。Ｐ型
Ｓｉ基板１の一面に、素子分離領域２を形成し、この分
離領域２の間に薄いＳｉＯ2 膜を介して多結晶シリコン
（ｐｏｌｙ−Ｓｉ）からなるゲート電極３を所定のパタ
ーンで形成する（図２（ａ））。
トランジスタの製造方法を図２を用いて説明する。Ｐ型
Ｓｉ基板１の一面に、素子分離領域２を形成し、この分
離領域２の間に薄いＳｉＯ2 膜を介して多結晶シリコン
（ｐｏｌｙ−Ｓｉ）からなるゲート電極３を所定のパタ
ーンで形成する（図２（ａ））。
【０００４】次に、Ｐなどのｎ- 型の不純物をＳｉ基板
表面にゲート電極３をマスクとしてセルフアラインで注
入し、ソース、ドレイン領域となる低濃度のｎ- の拡散
領域４を形成する（図２（ｂ））。さらに拡散領域４を
形成した後にゲート電極を覆って全面にＳｉＯ2 膜５を
形成する（図２（ｃ））。そして、ＳｉＯ2 膜５に反応
性イオンエッチングによる異方性エッチングを施してＳ
ｉを露出させる。なお、このときアクティブ領域上に極
薄くＳｉＯ2 膜を残したり、また、オーバーエッチング
の後、犠牲酸化膜をつける場合もある。このとき、ゲー
ト電極３の両側にＳｉＯ2 がサイドウォール６として残
留する。そこで、このサイドウォール６とゲート電極を
マスクとして再びｎ型の不純物を注入して、ソース、ド
レイン領域として十分働くように１回目の注入よりも高
いｎ + 型の拡散層７を形成する（図２（ｄ））。
表面にゲート電極３をマスクとしてセルフアラインで注
入し、ソース、ドレイン領域となる低濃度のｎ- の拡散
領域４を形成する（図２（ｂ））。さらに拡散領域４を
形成した後にゲート電極を覆って全面にＳｉＯ2 膜５を
形成する（図２（ｃ））。そして、ＳｉＯ2 膜５に反応
性イオンエッチングによる異方性エッチングを施してＳ
ｉを露出させる。なお、このときアクティブ領域上に極
薄くＳｉＯ2 膜を残したり、また、オーバーエッチング
の後、犠牲酸化膜をつける場合もある。このとき、ゲー
ト電極３の両側にＳｉＯ2 がサイドウォール６として残
留する。そこで、このサイドウォール６とゲート電極を
マスクとして再びｎ型の不純物を注入して、ソース、ド
レイン領域として十分働くように１回目の注入よりも高
いｎ + 型の拡散層７を形成する（図２（ｄ））。
【０００５】この後、必要に応じて、イオン注入によっ
て非晶質化した半導体基板の結晶性の回復とイオン注入
した不純物の活性化とのためにアニールを行う。以上の
プロセスにより、ゲート電極の端部に一致する低濃度の
ｎ型拡散領域（ｎ- 領域）４とサイドウォール６の端部
に一致する高濃度ｎ型拡散領域（ｎ+ 領域）７が形成さ
れ、ＬＤＤ構造のＭＯＳトランジスタが形成される。
て非晶質化した半導体基板の結晶性の回復とイオン注入
した不純物の活性化とのためにアニールを行う。以上の
プロセスにより、ゲート電極の端部に一致する低濃度の
ｎ型拡散領域（ｎ- 領域）４とサイドウォール６の端部
に一致する高濃度ｎ型拡散領域（ｎ+ 領域）７が形成さ
れ、ＬＤＤ構造のＭＯＳトランジスタが形成される。
【０００６】また、イオン注入時のダメージを少なくす
ることを目的に、特開昭６２−２１０６７７号公報に見
られるように、サイドウォールにＰＳＧ膜（Ｐｈｏｓｐ
ｈｏｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）を用い、ＰＳＧ膜
のＰを拡散源として熱処理を行いｎ- 領域を形成する方
法なども考えられている。
ることを目的に、特開昭６２−２１０６７７号公報に見
られるように、サイドウォールにＰＳＧ膜（Ｐｈｏｓｐ
ｈｏｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）を用い、ＰＳＧ膜
のＰを拡散源として熱処理を行いｎ- 領域を形成する方
法なども考えられている。
【０００７】
【発明が解決しようとする課題】前述した従来のＬＤＤ
構造のＭＯＳトランジスタの製造方法では、アニール等
の高温の加熱処理時に、ゲート電極のサイドウォールの
端部に結晶欠陥が発生し、リーク電流の原因となってい
た。この結晶欠陥は、サイドウォール形成後のアニール
または後酸化処理時に発生する熱応力によるものと考え
られる。
構造のＭＯＳトランジスタの製造方法では、アニール等
の高温の加熱処理時に、ゲート電極のサイドウォールの
端部に結晶欠陥が発生し、リーク電流の原因となってい
た。この結晶欠陥は、サイドウォール形成後のアニール
または後酸化処理時に発生する熱応力によるものと考え
られる。
【０００８】したがって、サイドウォールに用いられて
いる材質とＳｉ基板の熱膨張係数の差が問題となり、一
般に不純物を含まないシリケートガラス（ＳｉＯ2 ）の
熱膨張係数はＳｉ基板より小さいため、熱処理時にサイ
ドウォール端に強い圧縮応力が発生する。また、特開昭
６２−２１０６７７号公報に見られるようにサイドウォ
ールにＰの拡散源となるような高濃度のＰＳＧ膜では熱
膨張係数はＳｉ基板よりも逆に大きくなり、サイドウォ
ールに強い引張応力を発生し、やはり、結晶欠陥を生じ
やすい。
いる材質とＳｉ基板の熱膨張係数の差が問題となり、一
般に不純物を含まないシリケートガラス（ＳｉＯ2 ）の
熱膨張係数はＳｉ基板より小さいため、熱処理時にサイ
ドウォール端に強い圧縮応力が発生する。また、特開昭
６２−２１０６７７号公報に見られるようにサイドウォ
ールにＰの拡散源となるような高濃度のＰＳＧ膜では熱
膨張係数はＳｉ基板よりも逆に大きくなり、サイドウォ
ールに強い引張応力を発生し、やはり、結晶欠陥を生じ
やすい。
【０００９】そこで本発明は、この熱応力を低く抑え、
結晶欠陥の発生を防止し、ＬＤＤ構造のＭＯＳトランジ
スタのリーク電流を低減することを目的とする。
結晶欠陥の発生を防止し、ＬＤＤ構造のＭＯＳトランジ
スタのリーク電流を低減することを目的とする。
【００１０】
【課題を解決するための手段】上記の課題を解決するた
め、本発明にかかわるＬＤＤ構造のＭＯＳトランジスタ
の製造方法では、ゲート電極にサイドウォールの材質を
基板とほぼ同じ熱膨張係数を有する材質に変え、高温熱
処理時にに発生する熱応力を軽減し、結晶欠陥の発生を
抑制するものである。
め、本発明にかかわるＬＤＤ構造のＭＯＳトランジスタ
の製造方法では、ゲート電極にサイドウォールの材質を
基板とほぼ同じ熱膨張係数を有する材質に変え、高温熱
処理時にに発生する熱応力を軽減し、結晶欠陥の発生を
抑制するものである。
【００１１】本発明は、基板上にゲートを形成し、その
ゲート電極の側壁にシリケートガラスによりサイドウォ
ールを形成する工程を有するＭＯＳトランジスタの製造
方法において、シリケートガラスの熱膨張係数と基板の
熱膨張係数の差が０．５×１０-6／℃以下となるように
シリケートガラスに添加する不純物濃度を調節すること
を特徴とするＭＯＳトランジスタの製造方法である。
ゲート電極の側壁にシリケートガラスによりサイドウォ
ールを形成する工程を有するＭＯＳトランジスタの製造
方法において、シリケートガラスの熱膨張係数と基板の
熱膨張係数の差が０．５×１０-6／℃以下となるように
シリケートガラスに添加する不純物濃度を調節すること
を特徴とするＭＯＳトランジスタの製造方法である。
【００１２】
【作用】本発明は、上記に示したように、シリケートガ
ラスに添加する不純物濃度を調節することにより、ゲー
ト電極のサイドウォールの材質の熱膨張係数と基板の熱
膨張係数の差を０．５×１０-6／℃以下とする。このよ
うに熱膨張係数の差を小さくすることにより、高温熱処
理時にサイドウォール端に発生する熱応力を１００ＭＰ
ａ以下の低い値に抑えられる。したがって、結晶欠陥の
ない完全な再結晶化が行われ、接合リーク電流が生じに
くくなる。
ラスに添加する不純物濃度を調節することにより、ゲー
ト電極のサイドウォールの材質の熱膨張係数と基板の熱
膨張係数の差を０．５×１０-6／℃以下とする。このよ
うに熱膨張係数の差を小さくすることにより、高温熱処
理時にサイドウォール端に発生する熱応力を１００ＭＰ
ａ以下の低い値に抑えられる。したがって、結晶欠陥の
ない完全な再結晶化が行われ、接合リーク電流が生じに
くくなる。
【００１３】一方、熱膨張係数の差が０．５×１０-6／
℃を越えるとサイドウォール端に発生する熱応力が大き
くなり、高温処理時に再結晶が十分に行われず、結晶欠
陥が残ってしまい接合リーク電流が生じやすくなるの
で、この数値に限定した。
℃を越えるとサイドウォール端に発生する熱応力が大き
くなり、高温処理時に再結晶が十分に行われず、結晶欠
陥が残ってしまい接合リーク電流が生じやすくなるの
で、この数値に限定した。
【００１４】
【実施例】本発明の実施例として、ゲート電極サイドウ
ォールのシリケートガラス（ＳｉＯ2 ）にＰを不純物と
してドープしたＰＳＧ膜（Ｐｈｏｓｐｈｏｓｉｌｉｃａ
ｔｅ Ｇｌａｓｓ）を用いた場合について説明する。一
般にＰＳＧ膜の熱膨張係数はＰの含有量の増加に対して
図３に示すように増加する。したがって、Ｐの含有量を
調節することでＰＳＧ膜の熱膨張係数をＳｉ基板の熱膨
張係数に一致させることができる。
ォールのシリケートガラス（ＳｉＯ2 ）にＰを不純物と
してドープしたＰＳＧ膜（Ｐｈｏｓｐｈｏｓｉｌｉｃａ
ｔｅ Ｇｌａｓｓ）を用いた場合について説明する。一
般にＰＳＧ膜の熱膨張係数はＰの含有量の増加に対して
図３に示すように増加する。したがって、Ｐの含有量を
調節することでＰＳＧ膜の熱膨張係数をＳｉ基板の熱膨
張係数に一致させることができる。
【００１５】ここで、応力シミュレーションにより求め
たサイドウォールに用いる材質の熱膨張係数に対するサ
イドウォール端に発生する熱応力の関係を図４に示す。
以上の結果から、ＰＳＧ膜の最適なＰ濃度は２重量％付
近と比較的低濃度である。この最適なＰ濃度をもつＰＳ
Ｇ膜を用いた場合とサイドウォールに従来のＳｉＯ2 を
用いた場合について、サイドウォール端の応力の分布を
それぞれ、図５（ａ）、図５（ｂ）に示す。サイドウォ
ールに最適なＰ濃度のＰＳＧ膜を用いた場合はサイドウ
ォール端の応力ほぼゼロであることが確認できる。
たサイドウォールに用いる材質の熱膨張係数に対するサ
イドウォール端に発生する熱応力の関係を図４に示す。
以上の結果から、ＰＳＧ膜の最適なＰ濃度は２重量％付
近と比較的低濃度である。この最適なＰ濃度をもつＰＳ
Ｇ膜を用いた場合とサイドウォールに従来のＳｉＯ2 を
用いた場合について、サイドウォール端の応力の分布を
それぞれ、図５（ａ）、図５（ｂ）に示す。サイドウォ
ールに最適なＰ濃度のＰＳＧ膜を用いた場合はサイドウ
ォール端の応力ほぼゼロであることが確認できる。
【００１６】本実施例によるＬＤＤ構造のＭＯＳトラン
ジスタの製造方法は、従来の製造方法と同じようにゲー
ト電極を形成した後、Ｐ濃度２重量％を有するＰＳＧ膜
８を図１（ａ）に示すように被覆性を良くするため熱Ｃ
ＶＤで形成し、異方性エッチングによりサイドウォール
９を形成する（図１（ｂ））。以下、従来技術と同様の
プロセスでＬＤＤ構造を形成することができる。
ジスタの製造方法は、従来の製造方法と同じようにゲー
ト電極を形成した後、Ｐ濃度２重量％を有するＰＳＧ膜
８を図１（ａ）に示すように被覆性を良くするため熱Ｃ
ＶＤで形成し、異方性エッチングによりサイドウォール
９を形成する（図１（ｂ））。以下、従来技術と同様の
プロセスでＬＤＤ構造を形成することができる。
【００１７】本実施例では、サイドウォールに用いられ
るシリケートガラスの不純物にＰを用いたが、他の不純
物でもよく、その材質の熱膨張係数をコントロールでき
るものであればよい。また、本発明は、Ｓｉ基板だけで
なく、ＧａＡｓ基板など他の半導体基板にも適用するこ
とができる。
るシリケートガラスの不純物にＰを用いたが、他の不純
物でもよく、その材質の熱膨張係数をコントロールでき
るものであればよい。また、本発明は、Ｓｉ基板だけで
なく、ＧａＡｓ基板など他の半導体基板にも適用するこ
とができる。
【００１８】
【発明の効果】本発明は上記構成とすることによって高
温熱処理時に発生する熱応力を軽減し、結晶欠陥の発生
を抑制できるので接合リーク電流が生じにくくなり、信
頼性の高いＭＯＳトランジスタを形成することができ
る。
温熱処理時に発生する熱応力を軽減し、結晶欠陥の発生
を抑制できるので接合リーク電流が生じにくくなり、信
頼性の高いＭＯＳトランジスタを形成することができ
る。
【図１】本発明の実施例に係るＬＤＤ構造のＭＯＳトラ
ンジスタの製造工程を示す図である。
ンジスタの製造工程を示す図である。
【図２】従来技術に係るＬＤＤ構造のＭＯＳトランジス
タの製造工程を示す図である。
タの製造工程を示す図である。
【図３】ＰＳＧ膜のＰ濃度に対する熱膨張係数を示すグ
ラフである。
ラフである。
【図４】サイドウォールに用いる材質の熱膨張係数に対
するサイドウォール端に発生する応力の解析結果であ
る。
するサイドウォール端に発生する応力の解析結果であ
る。
【図５】本発明の実施例におけるサイドウォール端の付
近の応力分布と従来技術でのサイドウォール端の付近の
応力分布を示す図である。
近の応力分布と従来技術でのサイドウォール端の付近の
応力分布を示す図である。
１ Ｐ型Ｓｉ基板 ２ 素子分離領域 ３ ゲート電極 ４ ｎ- 拡散領域 ５ ＳｉＯ2 膜 ６ サイドウォール ７ ｎ+ 拡散領域 ８ ＰＳＧ膜 ９ サイドウォール
Claims (1)
- 【請求項１】 基板上にゲートを形成し、そのゲート電
極の側壁にシリケートガラスによりサイドウォールを形
成する工程を有するＭＯＳトランジスタの製造方法にお
いて、シリケートガラスの熱膨張係数と基板の熱膨張係
数の差が０．５×１０-6／℃以下となるようにシリケー
トガラスに添加する不純物濃度を調節することを特徴と
するＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14646593A JPH07142707A (ja) | 1993-06-17 | 1993-06-17 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14646593A JPH07142707A (ja) | 1993-06-17 | 1993-06-17 | Ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142707A true JPH07142707A (ja) | 1995-06-02 |
Family
ID=15408256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14646593A Withdrawn JPH07142707A (ja) | 1993-06-17 | 1993-06-17 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07142707A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003010828A1 (fr) * | 2001-07-23 | 2003-02-06 | Mitsubishi Denki Kabushiki Kaisha | Procede de fabrication d'une structure a couche mince |
| JP2004022403A (ja) * | 2002-06-18 | 2004-01-22 | Hitachi Metals Ltd | 画像表示装置用金属隔壁及びその製造方法 |
| JP2007274008A (ja) * | 2007-06-22 | 2007-10-18 | Toshiba Corp | 半導体装置の製造方法 |
| EP3046146A1 (en) | 2015-01-14 | 2016-07-20 | Fuji Electric Co. Ltd. | High breakdown voltage passive element and high breakdown voltage passive element manufacturing method |
-
1993
- 1993-06-17 JP JP14646593A patent/JPH07142707A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003010828A1 (fr) * | 2001-07-23 | 2003-02-06 | Mitsubishi Denki Kabushiki Kaisha | Procede de fabrication d'une structure a couche mince |
| US6784011B2 (en) | 2001-07-23 | 2004-08-31 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing thin-film structure |
| JPWO2003010828A1 (ja) * | 2001-07-23 | 2004-11-18 | 三菱電機株式会社 | 薄膜構造体の製造方法 |
| JP4558315B2 (ja) * | 2001-07-23 | 2010-10-06 | 三菱電機株式会社 | 薄膜構造体の製造方法 |
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| EP3046146A1 (en) | 2015-01-14 | 2016-07-20 | Fuji Electric Co. Ltd. | High breakdown voltage passive element and high breakdown voltage passive element manufacturing method |
| US10224390B2 (en) | 2015-01-14 | 2019-03-05 | Fuji Electric Co., Ltd. | High breakdown voltage passive element and high breakdown voltage passive element manufacturing method |
| US10566410B2 (en) | 2015-01-14 | 2020-02-18 | Fuji Electric Co., Ltd. | High breakdown voltage passive element |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |