JPH07142719A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
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- JPH07142719A JPH07142719A JP14646493A JP14646493A JPH07142719A JP H07142719 A JPH07142719 A JP H07142719A JP 14646493 A JP14646493 A JP 14646493A JP 14646493 A JP14646493 A JP 14646493A JP H07142719 A JPH07142719 A JP H07142719A
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- Japan
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- mos transistor
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Abstract
(57)【要約】
【目的】ＬＤＤ構造を有するＭＯＳトランジスタにおい
て、サイドウォール端に発生する熱応力を減少し、結晶
欠陥の発生を抑制し、リーク電流を防止する。 【構成】ゲート電極３の両外側に、スリット状の窓１１
をもつマスク８をつけ、異方性エッチングを基板表面か
ら３０００オングストロームの高さまで行い、マスク８
を除去した後にＲＩＥなどで全面エッチングを行って階
段状のサイドウォール９を形成し、イオン注入によりｎ
+ 拡散領域７を形成する。
て、サイドウォール端に発生する熱応力を減少し、結晶
欠陥の発生を抑制し、リーク電流を防止する。 【構成】ゲート電極３の両外側に、スリット状の窓１１
をもつマスク８をつけ、異方性エッチングを基板表面か
ら３０００オングストロームの高さまで行い、マスク８
を除去した後にＲＩＥなどで全面エッチングを行って階
段状のサイドウォール９を形成し、イオン注入によりｎ
+ 拡散領域７を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ゲート電極のサイドウ
ォールを利用してＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ−
Ｄｒａｉｎ）構造を実現するＭＯＳトランジスタの製造
方法に関する。
ォールを利用してＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ−
Ｄｒａｉｎ）構造を実現するＭＯＳトランジスタの製造
方法に関する。
【０００２】
【従来の技術】ＬＤＤ構造は、パターンの微細化による
チャネル長の縮小によって発生するホットキャリアに起
因するしきい値電圧の変動や相互コンダクタンスの劣化
を防止しようとするもので、ＬＳＩの微細化のために広
く用いられている。ＬＤＤ構造のＭＯＳトランジスタ
は、ホットキャリアの発生が抑制されるだけでなく、電
界が最大となる位置がゲート領域からはずれるため、発
生したホットキャリアがゲート電極へ注入されてしまう
ことがなくなる。したがって、短いチャネル長でＭＯＳ
トランジスタを動作させることができ、さらにはより高
い電圧で駆動させることが可能となる。
チャネル長の縮小によって発生するホットキャリアに起
因するしきい値電圧の変動や相互コンダクタンスの劣化
を防止しようとするもので、ＬＳＩの微細化のために広
く用いられている。ＬＤＤ構造のＭＯＳトランジスタ
は、ホットキャリアの発生が抑制されるだけでなく、電
界が最大となる位置がゲート領域からはずれるため、発
生したホットキャリアがゲート電極へ注入されてしまう
ことがなくなる。したがって、短いチャネル長でＭＯＳ
トランジスタを動作させることができ、さらにはより高
い電圧で駆動させることが可能となる。
【０００３】以下、従来の代表的なＬＤＤ構造のＭＯＳ
トランジスタの製造方法を図２を用いて説明する。Ｐ型
Ｓｉ基板１の一面に、素子分離領域２を形成し、この分
離領域２の間に薄いＳｉＯ2 膜を介して多結晶シリコン
（ｐｏｌｙ−Ｓｉ）からなるゲート電極３を所定のパタ
ーンで形成する（図２（ａ））。なお、最近では低抵抗
化のためにｐｏｌｙ−Ｓｉと併せて、ＭｏＳｉｘ、ＷＳ
ｉｘ、ＴｉＳｉｘ等の高融点金属シリサイドとの積層構
造（ポリサイド構造）が採用され始めている。
トランジスタの製造方法を図２を用いて説明する。Ｐ型
Ｓｉ基板１の一面に、素子分離領域２を形成し、この分
離領域２の間に薄いＳｉＯ2 膜を介して多結晶シリコン
（ｐｏｌｙ−Ｓｉ）からなるゲート電極３を所定のパタ
ーンで形成する（図２（ａ））。なお、最近では低抵抗
化のためにｐｏｌｙ−Ｓｉと併せて、ＭｏＳｉｘ、ＷＳ
ｉｘ、ＴｉＳｉｘ等の高融点金属シリサイドとの積層構
造（ポリサイド構造）が採用され始めている。
【０００４】次に、Ｐなどのｎ- 型の不純物をＳｉ基板
表面にゲート電極３をマスクとしてセルフアラインで注
入し、ソース、ドレイン領域となる低濃度のｎ- の拡散
領域４を形成する（図２（ｂ））。さらに拡散領域４を
形成した後にゲート電極を覆って全面にＳｉＯ2 膜５を
形成する（図２（ｃ））。そして、ＳｉＯ2 膜５に反応
性イオンエッチングによる異方性エッチングを施してＳ
ｉを露出させる。なお、このとき、アクティブ領域上に
極薄くＳｉＯ2 膜を残したり、また、オーバーエッチン
グの後、犠牲酸化膜をつける場合もある。このとき、図
５に示すように、ゲート電極３の両側にＳｉＯ2 がサイ
ドウォール６として残留する。そこで、このサイドウォ
ール６とゲート電極３をマスクとして再びｎ型の不純物
を注入して、ソース、ドレイン領域として十分働くよう
に１回目の注入よりも高いｎ+ 型の拡散層７を形成する
（図２（ｄ））。
表面にゲート電極３をマスクとしてセルフアラインで注
入し、ソース、ドレイン領域となる低濃度のｎ- の拡散
領域４を形成する（図２（ｂ））。さらに拡散領域４を
形成した後にゲート電極を覆って全面にＳｉＯ2 膜５を
形成する（図２（ｃ））。そして、ＳｉＯ2 膜５に反応
性イオンエッチングによる異方性エッチングを施してＳ
ｉを露出させる。なお、このとき、アクティブ領域上に
極薄くＳｉＯ2 膜を残したり、また、オーバーエッチン
グの後、犠牲酸化膜をつける場合もある。このとき、図
５に示すように、ゲート電極３の両側にＳｉＯ2 がサイ
ドウォール６として残留する。そこで、このサイドウォ
ール６とゲート電極３をマスクとして再びｎ型の不純物
を注入して、ソース、ドレイン領域として十分働くよう
に１回目の注入よりも高いｎ+ 型の拡散層７を形成する
（図２（ｄ））。
【０００５】この後、必要に応じて、イオン注入によっ
て非晶質化した半導体基板の結晶性の回復とイオン注入
した不純物の活性化とのためにアニールを行う。以上の
プロセスにより、ゲート電極の端部に一致する低濃度の
ｎ型拡散領域（ｎ- 領域）４とサイドウォール６の端部
に一致する高濃度ｎ型拡散領域（ｎ+ 領域）７が形成さ
れ、ＬＤＤ構造のＭＯＳトランジスタが形成される。
て非晶質化した半導体基板の結晶性の回復とイオン注入
した不純物の活性化とのためにアニールを行う。以上の
プロセスにより、ゲート電極の端部に一致する低濃度の
ｎ型拡散領域（ｎ- 領域）４とサイドウォール６の端部
に一致する高濃度ｎ型拡散領域（ｎ+ 領域）７が形成さ
れ、ＬＤＤ構造のＭＯＳトランジスタが形成される。
【０００６】
【発明が解決しようとする課題】前述した従来のＬＤＤ
構造のＭＯＳトランジスタの製造方法では、アニール等
の高温の加熱処理時に、ゲート電極のサイドウォールの
端部に結晶欠陥が発生し、リーク電流の原因となってい
た。この結晶欠陥は、サイドウォール形成後のアニール
または後酸化処理時に発生する熱応力によるものと考え
られる。
構造のＭＯＳトランジスタの製造方法では、アニール等
の高温の加熱処理時に、ゲート電極のサイドウォールの
端部に結晶欠陥が発生し、リーク電流の原因となってい
た。この結晶欠陥は、サイドウォール形成後のアニール
または後酸化処理時に発生する熱応力によるものと考え
られる。
【０００７】したがって、側壁スペーサ、ゲート電極、
及びＳｉ基板の熱膨張係数の差が問題となる。一般にゲ
ート電極に用いられているｐｏｌｙ−Ｓｉの熱膨張係数
はＳｉの熱膨張係数とほぼ同じで、サイドウォールに用
いられているＳｉＯ2 の熱膨張係数はＳｉ基板の熱膨張
係数より小さいため、構造上、熱処理時にサイドウォー
ル端に強い圧縮応力が生じ、結晶欠陥が発生する。
及びＳｉ基板の熱膨張係数の差が問題となる。一般にゲ
ート電極に用いられているｐｏｌｙ−Ｓｉの熱膨張係数
はＳｉの熱膨張係数とほぼ同じで、サイドウォールに用
いられているＳｉＯ2 の熱膨張係数はＳｉ基板の熱膨張
係数より小さいため、構造上、熱処理時にサイドウォー
ル端に強い圧縮応力が生じ、結晶欠陥が発生する。
【０００８】そこで、特開平３−１５９２４２号公報、
特開平４−７４４３９号公報に見られるように、図６に
示すサイドウォール１０の裾部をなだらかにし、その圧
縮応力を軽減する方法が考えられている。この場合、サ
イドウォールの形状のばらつきが大きくなりやすいばか
りか、サイドウォール１０の裾部はＳｉＯ2 膜が極端に
薄くなっているので、後のイオン注入時のマスクとはな
らず、安定した不純物拡散領域が形成できない。そのた
め、デバイス特性のばらつきが生じやすいという問題が
ある。
特開平４−７４４３９号公報に見られるように、図６に
示すサイドウォール１０の裾部をなだらかにし、その圧
縮応力を軽減する方法が考えられている。この場合、サ
イドウォールの形状のばらつきが大きくなりやすいばか
りか、サイドウォール１０の裾部はＳｉＯ2 膜が極端に
薄くなっているので、後のイオン注入時のマスクとはな
らず、安定した不純物拡散領域が形成できない。そのた
め、デバイス特性のばらつきが生じやすいという問題が
ある。
【０００９】そこで、本発明の目的は、設計通りの不純
物拡散領域を形成し、かつ、サイドウォール端に発生す
る熱応力を低く抑え、結晶欠陥の発生を防止し、ＬＤＤ
構造のＭＯＳトランジスタのリーク電流低減を達成する
ことにある。
物拡散領域を形成し、かつ、サイドウォール端に発生す
る熱応力を低く抑え、結晶欠陥の発生を防止し、ＬＤＤ
構造のＭＯＳトランジスタのリーク電流低減を達成する
ことにある。
【００１０】
【課題を解決するための手段】上記の課題を解決するた
め、本発明に係るＬＤＤ構造のＭＯＳトランジスタの製
造方法では、高温熱処理により発生するサイドウォール
端の圧縮応力を軽減するため、後工程のイオン注入条件
が大きく変化しないように従来のサイドウォール形状の
上部を一部除去し、高温熱処理時にサイドウォール端に
発生する応力を軽減し、結晶欠陥の発生を抑制するもの
である。
め、本発明に係るＬＤＤ構造のＭＯＳトランジスタの製
造方法では、高温熱処理により発生するサイドウォール
端の圧縮応力を軽減するため、後工程のイオン注入条件
が大きく変化しないように従来のサイドウォール形状の
上部を一部除去し、高温熱処理時にサイドウォール端に
発生する応力を軽減し、結晶欠陥の発生を抑制するもの
である。
【００１１】本発明はシリコン基板上にゲート酸化膜を
介してゲート電極を形成する工程と、前記ゲート電極に
サイドウォールを形成する工程と、前記サイドウォール
の上部を除去し階段状のサイドウォールを形成する工程
と、前記サイドウォール及びゲート電極をマスクしてイ
オン注入し、シリコン基板に不純物層を形成する工程を
有することを特徴とするＭＯＳトランジスタの製造方法
である。
介してゲート電極を形成する工程と、前記ゲート電極に
サイドウォールを形成する工程と、前記サイドウォール
の上部を除去し階段状のサイドウォールを形成する工程
と、前記サイドウォール及びゲート電極をマスクしてイ
オン注入し、シリコン基板に不純物層を形成する工程を
有することを特徴とするＭＯＳトランジスタの製造方法
である。
【００１２】この場合、前記階段状のサイドウォール
が、サイドウォール上部水平方向の長さがゲート長の１
／５以下で、サイドウォール下部の垂直方向の厚さがゲ
ート電極高さの１／２以下としたＭＯＳトランジスタの
製造方法が好ましい。
が、サイドウォール上部水平方向の長さがゲート長の１
／５以下で、サイドウォール下部の垂直方向の厚さがゲ
ート電極高さの１／２以下としたＭＯＳトランジスタの
製造方法が好ましい。
【００１３】
【作用】本発明では、階段状のサイドウォールを形成す
ることによって、後工程において安定した不純物拡散領
域を形成することができ、熱応力の発生を緩和すること
ができる。この階段状の形状は、サイドウォール上部水
平方向の厚さがゲート長の１／５以下で、サイドウォー
ル下部の垂直方の厚さがゲート電極高さの１／２以下と
なるように形成することが好ましく、高温熱処理時に発
生する熱応力を軽減し、結晶欠陥の発生を抑制でき、接
合リーク電流が生じにくくなるので好適である。
ることによって、後工程において安定した不純物拡散領
域を形成することができ、熱応力の発生を緩和すること
ができる。この階段状の形状は、サイドウォール上部水
平方向の厚さがゲート長の１／５以下で、サイドウォー
ル下部の垂直方の厚さがゲート電極高さの１／２以下と
なるように形成することが好ましく、高温熱処理時に発
生する熱応力を軽減し、結晶欠陥の発生を抑制でき、接
合リーク電流が生じにくくなるので好適である。
【００１４】サイドウォール上部水平方向の長さがゲー
ト長の１／５を越えたり、またはサイドウォール下部の
垂直方向の厚さが１／２を越えるとサイドウォール端に
発生する熱ひずみの垂直方向成分が大きくなるため熱応
力も大きくなり、結晶欠陥発生の傾向が増大する。
ト長の１／５を越えたり、またはサイドウォール下部の
垂直方向の厚さが１／２を越えるとサイドウォール端に
発生する熱ひずみの垂直方向成分が大きくなるため熱応
力も大きくなり、結晶欠陥発生の傾向が増大する。
【００１５】
【実施例】以下に、本発明の２つの実施例を、ゲート電
極長が０．８μｍ、ゲート高さが３６００オングストロ
ームの場合について図１及び図３を用いて説明する。 実施例１ 図１（ａ）に示すように従来技術と同様に、ｎ- 拡散領
域形成及びＳｉＯ2 膜を全面に形成した後、熱ＣＶＤ酸
化膜を２０００オングストローム全面に形成し、図１
（ｂ）に示すように、ゲート電極３の両外側に、ゲート
電極と長さが等しく、ゲート電極の幅方向両側に、０．
１μｍ〜０．２５μｍに亘るスリット状の窓１１をもつ
マスク８をつけ、異方性エッチングを基板表面から３０
００オングストロームの高さまで行う。これによって、
図１（ｃ）に示すような形状の絶縁膜５ができる。以下
の製造工程は従来技術と同様にマスクを除去した後にＲ
ＩＥなどで全面エッチングを行うことによってサイドウ
ォール９を形成することができ、第２回目のイオン注入
によりｎ+ 拡散領域７を形成すれば、本発明によるＬＤ
Ｄ構造のＭＯＳトランジスタを形成することができる。
極長が０．８μｍ、ゲート高さが３６００オングストロ
ームの場合について図１及び図３を用いて説明する。 実施例１ 図１（ａ）に示すように従来技術と同様に、ｎ- 拡散領
域形成及びＳｉＯ2 膜を全面に形成した後、熱ＣＶＤ酸
化膜を２０００オングストローム全面に形成し、図１
（ｂ）に示すように、ゲート電極３の両外側に、ゲート
電極と長さが等しく、ゲート電極の幅方向両側に、０．
１μｍ〜０．２５μｍに亘るスリット状の窓１１をもつ
マスク８をつけ、異方性エッチングを基板表面から３０
００オングストロームの高さまで行う。これによって、
図１（ｃ）に示すような形状の絶縁膜５ができる。以下
の製造工程は従来技術と同様にマスクを除去した後にＲ
ＩＥなどで全面エッチングを行うことによってサイドウ
ォール９を形成することができ、第２回目のイオン注入
によりｎ+ 拡散領域７を形成すれば、本発明によるＬＤ
Ｄ構造のＭＯＳトランジスタを形成することができる。
【００１６】実施例２ 図３（ａ）に示すように従来技術と同様に、ｎ- 拡散領
域４形成及びサイドウォール６を形成した後、図３
（ｂ）に示すように、ゲート電極３の上部に、ゲート電
極と長さが等しく、幅が１．０μｍのマスクをつけ、異
方性エッチングをサイドウォール６の裾が１５００オン
グストロームの高さまで残るように行う。
域４形成及びサイドウォール６を形成した後、図３
（ｂ）に示すように、ゲート電極３の上部に、ゲート電
極と長さが等しく、幅が１．０μｍのマスクをつけ、異
方性エッチングをサイドウォール６の裾が１５００オン
グストロームの高さまで残るように行う。
【００１７】これによって、図３（ｃ）及び図４に示す
ような階段状のサイドウォール９をが形成することがで
きる。以下の製造工程は従来技術と同様に、第２回目の
イオン注入によりｎ+ 拡散領域７を形成すれば、本発明
におけるＬＤＤ構造のＭＯＳトランジスタを形成するこ
とができる。本実施例で形成したサイドウォール端の応
力分布と、従来方法で形成したサイドウォール端の応力
分布を 応力シミュレーションによってそれぞれ図７
（ａ）、（ｂ）に示す。図７（ａ）に示すように、本発
明の構成により、サイドウォール端の応力は、従来の図
７（ｂ）に比べて低くなっていることがわかる。
ような階段状のサイドウォール９をが形成することがで
きる。以下の製造工程は従来技術と同様に、第２回目の
イオン注入によりｎ+ 拡散領域７を形成すれば、本発明
におけるＬＤＤ構造のＭＯＳトランジスタを形成するこ
とができる。本実施例で形成したサイドウォール端の応
力分布と、従来方法で形成したサイドウォール端の応力
分布を 応力シミュレーションによってそれぞれ図７
（ａ）、（ｂ）に示す。図７（ａ）に示すように、本発
明の構成により、サイドウォール端の応力は、従来の図
７（ｂ）に比べて低くなっていることがわかる。
【００１８】なお、以上の実施例ではマスク８と異方性
エッチングを用いて階段状のサイドウォールを形成した
が、他のプロセス例えば異方性エッチングの代わりに等
方性エッチングを用いてもよい。
エッチングを用いて階段状のサイドウォールを形成した
が、他のプロセス例えば異方性エッチングの代わりに等
方性エッチングを用いてもよい。
【００１９】
【発明の効果】本発明は上記構成とすることによって、
理想的な拡散領域を得ることができ、また、高温熱処理
時に発生する熱応力を軽減し、結晶欠陥の発生を抑制す
ることができるので、接合リーク電流が生じにくくな
り、信頼性の高いＭＯＳトランジスタを形成することが
できる。
理想的な拡散領域を得ることができ、また、高温熱処理
時に発生する熱応力を軽減し、結晶欠陥の発生を抑制す
ることができるので、接合リーク電流が生じにくくな
り、信頼性の高いＭＯＳトランジスタを形成することが
できる。
【図１】実施例１に係るＬＤＤ構造のＭＯＳトランジス
タの製造工程を示す工程図である。
タの製造工程を示す工程図である。
【図２】従来技術に係るＬＤＤ構造のＭＯＳトランジス
タの製造工程を示す工程図である。
タの製造工程を示す工程図である。
【図３】実施例２に係るＬＤＤ構造のＭＯＳトランジス
タの製造工程を示す工程図である。
タの製造工程を示す工程図である。
【図４】本発明の実施例２に係るサイドウォール形状を
示す工程図である。
示す工程図である。
【図５】従来技術に係るサイドウォール形状を示す図で
ある。
ある。
【図６】従来技術（特開平４−７４４３９号公報）に記
載されているサイドウォール形状を示す図である。
載されているサイドウォール形状を示す図である。
【図７】本発明の実施例と従来技術のサイドウォール端
付近の応力分布を示す図である。
付近の応力分布を示す図である。
１ Ｐ型Ｓｉ基板 ２ 素子分離領域 ３ ゲート電極 ４ ｎ- 拡散領域 ５ ＳｉＯ2 膜 ６ サイドウォール ７ ｎ+ 拡散領域 ８ マスク ９ サイドウォール １０ サイドウォール １１ 窓
Claims (2)
- 【請求項１】 シリコン基板上にゲート酸化膜を介して
ゲート電極を形成する工程と、 前記ゲート電極にサイドウォールを形成する工程と、 前記サイドウォールの上部を除去し階段状のサイドウォ
ールを形成する工程と、 前記サイドウォール及びゲート電極をマスクしてイオン
注入し、シリコン基板に不純物層を形成する工程を有す
ることを特徴とするＭＯＳトランジスタの製造方法。 - 【請求項２】 前記階段状のサイドウォールが、サイド
ウォール上部水平方向の長さがゲート長の１／５以下
で、サイドウォール下部の垂直方向の厚さがゲート電極
高さの１／２以下であることを特徴とする請求項１記載
のＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14646493A JPH07142719A (ja) | 1993-06-17 | 1993-06-17 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14646493A JPH07142719A (ja) | 1993-06-17 | 1993-06-17 | Ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142719A true JPH07142719A (ja) | 1995-06-02 |
Family
ID=15408235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14646493A Withdrawn JPH07142719A (ja) | 1993-06-17 | 1993-06-17 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07142719A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030002250A (ko) * | 2001-06-30 | 2003-01-08 | 주식회사 하이닉스반도체 | Ｍｏｓｆｅｔ 제조 방법 |
| JP2007503117A (ja) * | 2003-08-18 | 2007-02-15 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | キャリア移動度を増加させた電界効果トランジスタ |
-
1993
- 1993-06-17 JP JP14646493A patent/JPH07142719A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030002250A (ko) * | 2001-06-30 | 2003-01-08 | 주식회사 하이닉스반도체 | Ｍｏｓｆｅｔ 제조 방법 |
| JP2007503117A (ja) * | 2003-08-18 | 2007-02-15 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | キャリア移動度を増加させた電界効果トランジスタ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |