JPS63142866A - 絶縁ゲ−ト電界効果トランジスタの製造方法 - Google Patents
絶縁ゲ−ト電界効果トランジスタの製造方法Info
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- JPS63142866A JPS63142866A JP29088886A JP29088886A JPS63142866A JP S63142866 A JPS63142866 A JP S63142866A JP 29088886 A JP29088886 A JP 29088886A JP 29088886 A JP29088886 A JP 29088886A JP S63142866 A JPS63142866 A JP S63142866A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、絶縁ゲート電界効果トランジスタを製造す
る方法に関するものである。
る方法に関するものである。
（従来の技術）
超ＬＳＩに用いられる絶縁ゲート電界効果トランジスタ
は、超ＬＳＩの高集積化に伴い、微細化が進められてい
る。この微細化にあたって、トランジスタの特性を劣化
させないために、ソース・ドレイン領域の浅接合化が必
要となる。ソース・ドレイン領域は、通常第１導電型シ
リコン単結晶基板に、第２導電型元素をイオン注入する
ことで形成されるが、このイオン注入において基板が単
結晶であるために、注入された元素が結晶中の原子と原
子の間を通り抜けて、基板の深い位置にまで達してしま
う、所謂チャネリング減少が起こることが知られている
。
は、超ＬＳＩの高集積化に伴い、微細化が進められてい
る。この微細化にあたって、トランジスタの特性を劣化
させないために、ソース・ドレイン領域の浅接合化が必
要となる。ソース・ドレイン領域は、通常第１導電型シ
リコン単結晶基板に、第２導電型元素をイオン注入する
ことで形成されるが、このイオン注入において基板が単
結晶であるために、注入された元素が結晶中の原子と原
子の間を通り抜けて、基板の深い位置にまで達してしま
う、所謂チャネリング減少が起こることが知られている
。
このため従来では、ゲート電極形成前にシリコン単結晶
基板全面に電気的中性元素のイオン注入を行ない、表面
付近に非晶質層を形成し、第２導電型元素のチャネリン
グを防いでいる。第２図が従来技術により形成した絶縁
ゲート電界効果トランジスタの断面図である。第２図Ａ
において、ゲート酸化膜２を形成した後電気的中性元素
のイオン注入を行ない非晶質層４を形成する。Ｂにおい
てゲート電極３を形成した後、Ｃにおいて第２導電型元
素のイオン注入を行ない、ソース・ドレイン領域５を形
成する。
基板全面に電気的中性元素のイオン注入を行ない、表面
付近に非晶質層を形成し、第２導電型元素のチャネリン
グを防いでいる。第２図が従来技術により形成した絶縁
ゲート電界効果トランジスタの断面図である。第２図Ａ
において、ゲート酸化膜２を形成した後電気的中性元素
のイオン注入を行ない非晶質層４を形成する。Ｂにおい
てゲート電極３を形成した後、Ｃにおいて第２導電型元
素のイオン注入を行ない、ソース・ドレイン領域５を形
成する。
（発明が解決しようとする問題点）
第２図Ｃにおいて、ゲート電極下のチャネル領域まで非
晶質化されている。このため従来技術では、形成された
絶縁ゲート電界効果トランジスタは、キャリア移動度が
低く、リーク電流が大きくなってしまう欠点があった。
晶質化されている。このため従来技術では、形成された
絶縁ゲート電界効果トランジスタは、キャリア移動度が
低く、リーク電流が大きくなってしまう欠点があった。
（問題点を解決するための手段）
本発明でば、ｙ−ト電極を形成した後に、電気的中性元
素のイオン注入を行ない、ソース、ドレインとなる領域
にのみ非晶質層を形成する。
素のイオン注入を行ない、ソース、ドレインとなる領域
にのみ非晶質層を形成する。
（作用）
このような手段を取ることによって、ソース・ドレイン
領域を形成するための第２導電型元素のイオン注入は非
晶質層にのみ行なわれ、チャネリングを起こすことなく
浅接合が形成され、且つチャネル領域は非晶質化されず
、単結晶状態のまま残ることになる。
領域を形成するための第２導電型元素のイオン注入は非
晶質層にのみ行なわれ、チャネリングを起こすことなく
浅接合が形成され、且つチャネル領域は非晶質化されず
、単結晶状態のまま残ることになる。
（実施例）
第１図は、本発明によって形成された絶縁ゲート電界効
果トランジスタ（ＭＯＳＦＥＴ）の製造方法の工程を表
す模式的断面図である。まず第１図Ａにおいて、ｐ型シ
リコン基板１を酸化し、ゲート酸化膜２を形成する。こ
のゲート酸化膜２の上にゲート電極３を形成する。
果トランジスタ（ＭＯＳＦＥＴ）の製造方法の工程を表
す模式的断面図である。まず第１図Ａにおいて、ｐ型シ
リコン基板１を酸化し、ゲート酸化膜２を形成する。こ
のゲート酸化膜２の上にゲート電極３を形成する。
次に、第１図Ｂにおいてシリコンのイオン注入を濃度１
×１０１６ｃｍ−２、注入深さ０．１ｐｍにおいて行な
い、非晶質層４を形成する。この後、第１図Ｃにおいて
ボロンのイオン注入を濃度４Ｘ１０１５ｃｍ−２、注入
深さ０．１ｐｍにおいて行ない、ソース・ドレイン領域
５を形成する。
×１０１６ｃｍ−２、注入深さ０．１ｐｍにおいて行な
い、非晶質層４を形成する。この後、第１図Ｃにおいて
ボロンのイオン注入を濃度４Ｘ１０１５ｃｍ−２、注入
深さ０．１ｐｍにおいて行ない、ソース・ドレイン領域
５を形成する。
（発明の効果）
以上詳述したように、この発明の方法によれば、ソース
・ドレインとなる領域にのみ電気的中性元素を注入し非
晶質化するので、チャネル領域は非晶質化されずに単結
晶のまま残り、このため形成された絶縁ゲート電界効果
トランジスタは、ソース・ドレイン領域の浅接合を有し
、且つ高いキャリア移動度と低いリーク電流を得ている
。
・ドレインとなる領域にのみ電気的中性元素を注入し非
晶質化するので、チャネル領域は非晶質化されずに単結
晶のまま残り、このため形成された絶縁ゲート電界効果
トランジスタは、ソース・ドレイン領域の浅接合を有し
、且つ高いキャリア移動度と低いリーク電流を得ている
。
第１図Ａ−Ｃは、本発明による製造方法の工程を表す模
式的断面図、第２図Ａ−Ｃは、従来法による製造方法の
工程を表す模式的断面図である。
式的断面図、第２図Ａ−Ｃは、従来法による製造方法の
工程を表す模式的断面図である。
Claims (1)
- 第１導電型シリコン単結晶基板上に、第２導電型絶縁ゲ
ート電界効果トランジスタを形成する工程において、第
２導電型領域形成前に行なわれる電気的に中性な元素の
イオン注入をゲート電極形成後に行なうことを特徴とし
た絶縁ゲート電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29088886A JPS63142866A (ja) | 1986-12-05 | 1986-12-05 | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29088886A JPS63142866A (ja) | 1986-12-05 | 1986-12-05 | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63142866A true JPS63142866A (ja) | 1988-06-15 |
Family
ID=17761806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29088886A Pending JPS63142866A (ja) | 1986-12-05 | 1986-12-05 | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63142866A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01189171A (ja) * | 1988-01-25 | 1989-07-28 | Fujitsu Ltd | 電界効果型トランジスタ |
| KR20030003381A (ko) * | 2001-06-30 | 2003-01-10 | 주식회사 하이닉스반도체 | Ｐｍｏｓ ｆｅｔ의 제조방법 |
| JP2010182953A (ja) * | 2009-02-06 | 2010-08-19 | Seiko Instruments Inc | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59204229A (ja) * | 1983-05-04 | 1984-11-19 | Sony Corp | 半導体装置の製造方法 |
-
1986
- 1986-12-05 JP JP29088886A patent/JPS63142866A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59204229A (ja) * | 1983-05-04 | 1984-11-19 | Sony Corp | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01189171A (ja) * | 1988-01-25 | 1989-07-28 | Fujitsu Ltd | 電界効果型トランジスタ |
| KR20030003381A (ko) * | 2001-06-30 | 2003-01-10 | 주식회사 하이닉스반도체 | Ｐｍｏｓ ｆｅｔ의 제조방법 |
| JP2010182953A (ja) * | 2009-02-06 | 2010-08-19 | Seiko Instruments Inc | 半導体装置 |
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