JP2010182953A

JP2010182953A - 半導体装置

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Publication number: JP2010182953A
Application number: JP2009026501A
Authority: JP
Inventors: Keisuke Kamimura; 啓介上村; Jun Osanai; 潤小山内
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2009-02-06
Filing date: 2009-02-06
Publication date: 2010-08-19
Anticipated expiration: 2029-02-06
Also published as: JP5341543B2

Abstract

【課題】半導体装置の実装時の特性値変動を従来よりも低減した、より高精度の特性を有する半導体装置を提供する。
【解決手段】特性値に影響の大きい対を形成したトランジスタ間の特性値変動、ここではK値の変動を等しくし、シフトを相殺する事でシフトを低減することが可能となる。希ガスのイオン注入などにより、ＭＯＳトランジスタ形成領域の結晶性を崩す。このことにより、対となったトランジスタ間でのシフトが同じになるため、結果的にパッケージング時の特性変化を低減することが可能となる。
【選択図】図１

Description

本発明は、高精度な半導体装置およびその製造方法に関する。

VD、VR、リチウム電池保護IC等の電源ICにおいて、近年、更なる高精度化が要求されている。通常、高精度を実現する為には、ウエハー製造工程(前工程) 段階で発生した製造ばらつきを、ウエハーテスト工程(後工程)において、ポリシリコン製のヒューズをレーザー等によってトリミングして特性値を合わせこみ、高精度を実現するなどの手法が取られている。

しかし、このようにして高精度に作成したチップでも、パッケージング工程やプリント基板への実装工程に於ける特性変化があると、場合によっては製品仕様を満たせないケースが発生する。パッケージング工程や基板実装工程での特性変化の原因は、熱応力による素子特性の変化と考えられる。すなわち、これらの工程を経ることによって半導体チップに応力がかかり、若しくは加えられた熱によって応力のかかり方が変化することで、ポリシリコン抵抗の抵抗値やトランジスタの閾値電圧、移動度、K値などが変化するのである。これを防止する為に、プリント基板への実装後に半導体製品の特性を調整できるようにしておくなどの発明が報告されている（例えば、特許文献１参照）。しかし、特許文献１で示されている工程は特殊であり、コスト的に実現性が少ないと考えられる。よりシンプルで、コスト的に見合った特性値安定化手法が望まれている。

特開２０００−１２４３４３号公報

解決しようとする問題点は、以下のとおりである。半導体製品をパッケージングするにあたって、高精度の半導体製品の特性が変化してしまう。この原因は、前述したとおり応力による素子特性の変化と考えられる。例えば、封入樹脂から半導体チップに対して応力がかかり、ピエゾ抵抗効果によって素子の抵抗値、特性が変化する。具体的には、ポリシリコン抵抗の抵抗値やトランジスタの閾値電圧、移動度、K値などが変化する事になる。

近年、部品の小型化要求により、小型のパッケージへの実装が盛んに行われているが、それに伴って半導体チップの薄型化が進んでいる。半導体チップが薄型化すればするほど、同じ応力がかかった場合により大きく半導体チップがひずみ、より大きな特性変化が発生する懸念がある。特性の変化量は、例えばリチウム電池保護ICの過充電検出電圧にして数mVといった程度の変化であるが、高精度の製品においてこの変化量は無視できない量となる。

高精度な半導体製品においては、対を形成したトランジスタ間で特性が同じであることを利用して高精度を実現している。例えば、カレントミラー回路では対を形成するPチャネルＭＯＳトランジスタ間で同一な電流が流れることを利用して、２つの電流経路の電流が等しくなるように働くことを利用した回路である。通常、対を成すトランジスタはその特性が大きく違わないように、半導体製品内で出来るだけ近く、可能であれば隣接しておくことが望ましい。また、そのチャネル方向も揃えて置くことが特性安定化に寄与する。

このような半導体製品に応力がかかり、特性値の変動(シフト)が発生する。このとき、対を形成しているトランジスタ間で不均一な応力がかかった場合、すなわち個々のトランジスタにかかる応力が違った場合に、それぞれのトランジスタでの特性値変動が違う事になる。特に、オリフラ面方位が＜１１０＞方向を持つシリコン半導体では、PチャネルＭＯＳトランジスタが応力に対する角度によってシフトの方向が違うという現象が起きる。このことは、レイアウトによって角度の違うPチャネルＭＯＳトランジスタ間でシフトの大きさや方向が違う、といった現象が起きることとなり、高精度の半導体製品においては精度悪化の原因となる。これは、オリフラの結晶方位が＜１１０＞の場合での現象であるが、Nチャネルトランジスタの場合においてはオリフラの結晶方位が＜１００＞の場合に、応力との角度依存性を持つことが知られており、この場合はNチャネルＭＯＳトランジスタに対しても同様の現象が発生する。

上記課題を解決するために以下のような手段を用いた。

まず、ＭＯＳトランジスタの動作時に形成されるチャネル領域の深さよりも深いアモルファス領域を有することを特徴とする半導体装置とする。
また、前記アモルファス領域は、前記チャネル領域と略同じであることを特徴とする半導体装置とする。

また、前記アモルファス領域は、アルゴンなどの希ガスのイオン注入にて形成したことを特徴とする半導体装置とする。

また、前記アモルファス領域は、シリコンのイオン注入にて形成したことを特徴とする半導体装置とする。

また、前記アモルファス領域は、堆積により形成させたアモルファスシリコン層であることを特徴とする半導体装置とする。

そして、前記アモルファス領域は、堆積により形成させたポリシリコン層であることを特徴とする半導体装置とする。

以上の発明を用いることにより、半導体装置の実装時の特性値変動を従来よりも低減することが可能となり、より高精度の半導体装置を実現することが可能となる

本発明による製造方法の実施例を示す断面図である。本発明による半導体装置および製造方法の実施例を示す断面図である。本発明による半導体装置の実施例を示す断面図である。本発明による半導体装置の実施例を示す断面図である。

以下、本発明の実施の形態を図１〜２に基づいて説明する。

半導体素子は、実装時の応力によるピエゾ抵抗効果によってキャリアの移動度が変化し、素子の抵抗値、若しくは電流値が変化することが知られている。ＭＯＳトランジスタにおいては、特に移動度の変化によるK値の変化が顕著に見られる。そうすると、カレントミラーなど対となったトランジスタ間のK値が一定であることを前提とした回路ではこの実装による応力での特性値変化が無視できないほど大きくなる。ここで例に示したカレントミラー回路を考えると、対を形成しているトランジスタ間でK値の変化量、ΔKが違った場合に回路としての特性値変動を生じることとなる。例えば、＜１１０＞方向の正孔移動度は応力の方向に対する角度が垂直の場合と平行の場合で、逆の変動を示すことが判っている。すなわち、Pチャネルトランジスタの角度依存により、ペアトランジスタの間のシフト量が顕著に違うという様な現象が実際に起きうる。これは、オリフラの結晶方位が＜１１０＞の場合での現象であるが、Nチャネルトランジスタの場合においてはオリフラの結晶方位が＜１００＞の場合に、応力との角度依存性を持つことが知られており、この場合はNチャネルＭＯＳトランジスタに対しても同様な対策が可能となる。

そこで、チャネル領域に希ガス、例えばアルゴンをイオン注入して、結晶性を破壊することにより、上記のような結晶方位依存を無くすことが出来、結果としてペアトランジスタ間のシフト量がそろい、半導体装置の特性が安定することとなる。

図１に従って、N型またはP型の半導体基板１に、NチャネルＭＯＳトランジスタとPチャネルトランジスタを作りこむ場合の本実施例の製造方法を説明する。N型またはP型の半導体基板１上に、P型ウェル領域１０とN型ウェル領域１２にイオン注入で不純物を注入し、１１００℃以上の熱処理によって不純物を拡散させることによりウェル領域を形成する。図では省略しているが、素子分離領域をこの段階で形成することが一般的である。次に、半導体基板１上にゲート酸化膜２０を熱酸化によって形成する。次に、イオン注入で希ガス、例えばアルゴンをイオン注入し、単結晶シリコンの結晶性を崩してアモルファス領域１０２を形成する。アモルファス領域１０２の深さは、ＭＯＳトランジスタの動作時に形成されるチャネル領域１０１の深さよりも深く形成されていれば良い。また、イオン注入には希ガスに代えてシリコンを用いても構わない。

図２は、本発明による半導体装置および製造方法の実施例を示す断面図である。図１の工程終了後、ゲート電極２２をCVDとフォトリソグラフィなどを用いる事で形成し、次いで、イオン注入によってN型ソース・ドレイン領域３０とN型LDD領域３２、P型ソース・ドレイン領域４０、P型LDD領域４２を形成する。図では省略しているが、層間絶縁膜や配線を形成する事で半導体装置が形成される。

以上のような構造とすることにより、結晶方位によらずペアトランジスタ間のK値が一定である半導体装置とすることができる。

図４では、アモルファス領域１０２の深さをソース・ドレイン領域３０，４０の深さと略同程度としている。アモルファス領域１０２の深さはチャネル領域１０１の深さよりも深ければ良いが、ソース・ドレイン領域と同等の深さであってもペアトランジスタ間のK値が一定である半導体装置とすることができる。

また、図２および図４では、チャネル領域１０１だけでなくソース・ドレイン領域３０，４０もアモルファス化されている構造を図示したが、図３に示すようにチャネル領域１０１だけを選択的にアモルファス化しても構わない。

以上の説明では、アモルファス領域をイオン注入にて形成したが、イオン注入法に代えて、非単結晶膜を堆積するという方法を用いても良い。非単結晶膜としてはアモルファスシリコン膜が好適であり、ＣＶＤ法やスパッタ法にて半導体基板上に堆積することで形成できる。また、非単結晶層としてポリシリコン膜を用いても構わない。

以上のような構成とすることにより、ペアトランジスタ間のシフト量がそろい、半導体装置の特性が安定することになる。

１ N型またはP型半導体基板
１０ P型ウェル領域
１２ N型ウェル領域
２０ゲート酸化膜
２２ゲート電極
３０ N型ソース・ドレイン領域
３２ N型LDD領域
４０ P型ソース・ドレイン領域
４２ P型LDD領域
１０１チャネル領域
１０２アモルファス領域

Claims

単結晶のシリコン基板と、
前記シリコン基板上に形成された対を構成する複数のＭＯＳトランジスタと、を有し、
前記複数のＭＯＳトランジスタの動作時に形成されるチャネル領域の深さよりも深いアモルファス領域を前記チャネル領域に有することを特徴とする半導体装置。
前記アモルファス領域は、前記チャネル領域と略同じ位置に配置されていることを特徴とする請求項１記載の半導体装置。
前記アモルファス領域は、アルゴンなどの希ガス元素のイオン注入により形成されたことを特徴とする請求項１または請求項２記載の半導体装置。
前記アモルファス領域は、シリコン原子のイオン注入にて形成したことを特徴とする請求項１または請求項２記載の半導体装置。
前記アモルファス領域は、堆積により形成させたアモルファスシリコン層であることを特徴とする請求項１または請求項２記載の半導体装置。
前記アモルファス領域は、堆積により形成したポリシリコン層であることを特徴とする請求項１または請求項２記載の半導体装置。