JPH09307101A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【課題】 ＲＩＥ等により生じる加工歪みの悪影響を除
去する新規な方法を提供し、また、トレンチの鋭角な角
部を丸めるのに適した新規な技術を提供することであ
る。 【解決手段】 溝（トレンチ）の形成に伴う、「エッチ
ングダメージの悪影響の排除」および「鋭角なエッジ部
の丸め」のために、固相エピタキシャル成長（ＳＰＥ）
技術を用いる。ＳＰＥ法では、まず、ＣＶＤ法によりア
モルファス半導体層１５０を形成する。アモルファス層
は、溝のコーナー部で曲率をもって堆積する。そして、
ＳＰＥによりアモルファス層を単結晶化すると、その曲
率をもったアモルファス層の形態をそのまま維持して単
結晶層ができあがる。したがって、容易に、鋭角なコー
ナー部１７０，１８０の丸めが達成される。また、同時
に、加工歪みのない無欠陥単結晶層を、エッチングダメ
ージが残る溝の側壁上に形成できるため、そのダメージ
がマスクされ、良好な結晶の表面が容易に実現する。
去する新規な方法を提供し、また、トレンチの鋭角な角
部を丸めるのに適した新規な技術を提供することであ
る。 【解決手段】 溝（トレンチ）の形成に伴う、「エッチ
ングダメージの悪影響の排除」および「鋭角なエッジ部
の丸め」のために、固相エピタキシャル成長（ＳＰＥ）
技術を用いる。ＳＰＥ法では、まず、ＣＶＤ法によりア
モルファス半導体層１５０を形成する。アモルファス層
は、溝のコーナー部で曲率をもって堆積する。そして、
ＳＰＥによりアモルファス層を単結晶化すると、その曲
率をもったアモルファス層の形態をそのまま維持して単
結晶層ができあがる。したがって、容易に、鋭角なコー
ナー部１７０，１８０の丸めが達成される。また、同時
に、加工歪みのない無欠陥単結晶層を、エッチングダメ
ージが残る溝の側壁上に形成できるため、そのダメージ
がマスクされ、良好な結晶の表面が容易に実現する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関する。本発明は、ＲＩＥ等により生じる
加工歪みの悪影響を除去する方法を提供し、また、ＵＭ
ＯＳＦＥＴに代表されるパワーデバイスの耐圧を向上さ
せる技術を提供する。
の製造方法に関する。本発明は、ＲＩＥ等により生じる
加工歪みの悪影響を除去する方法を提供し、また、ＵＭ
ＯＳＦＥＴに代表されるパワーデバイスの耐圧を向上さ
せる技術を提供する。
【０００２】
【背景技術】半導体装置の製造過程において、半導体基
板に施される加工により、その加工面に結晶の歪みが生
じる場合がある。
板に施される加工により、その加工面に結晶の歪みが生
じる場合がある。
【０００３】そのような結晶の歪みが無視できない場合
には、その歪みをもつ結晶層自体を除去するのが一般的
である。
には、その歪みをもつ結晶層自体を除去するのが一般的
である。
【０００４】
（１）上述した、無視できない歪みをもつ表面を除去す
ることが、半導体デバイスの製造上，設計上の制約等
（例えば、寸法の制御精度の問題）により困難な場合が
ある。つまり、「表面を除去すること」なく結晶の歪み
を無視できるようにしたい場合がある。
ることが、半導体デバイスの製造上，設計上の制約等
（例えば、寸法の制御精度の問題）により困難な場合が
ある。つまり、「表面を除去すること」なく結晶の歪み
を無視できるようにしたい場合がある。
【０００５】（２）ＵＭＯＳＦＥＴ等の縦型デバイスに
おけるトレンチ（溝）の形成を、ＲＩＥ（リアクティブ
イオンエッチング）により行うと、エッチングダメージ
がトレンチの側壁部に生じるため、これを除去する必要
がある。
おけるトレンチ（溝）の形成を、ＲＩＥ（リアクティブ
イオンエッチング）により行うと、エッチングダメージ
がトレンチの側壁部に生じるため、これを除去する必要
がある。
【０００６】また、この垂直な側壁をもつトレンチを形
成すると、必然的に「鋭角な角部」が生じ、この角部に
電圧が集中してゲート耐圧が低下するという別の問題も
生じる。以下、具体的に説明する。
成すると、必然的に「鋭角な角部」が生じ、この角部に
電圧が集中してゲート耐圧が低下するという別の問題も
生じる。以下、具体的に説明する。
【０００７】図１４（ａ）〜（ｃ）に、トレンチゲート
を形成するための従来の製造プロセス例を示す。
を形成するための従来の製造プロセス例を示す。
【０００８】図１４（ａ）に示されるように、半導体基
板５００上にエッチグマスク５１０を形成し、続いて、
図１４（ｂ）に示すようにＲＩＥによりトレンチ５２０
を形成する。このとき、側壁部５３５において、加工歪
みが生じる。また、鋭角なエッジ部５３０，５４０が生
じる。その後、ゲート酸化によりゲート酸化膜６００を
形成し、ゲート電極等（図示されない）を形成すること
によりデバイスが完成する（図１４ｃ）。
板５００上にエッチグマスク５１０を形成し、続いて、
図１４（ｂ）に示すようにＲＩＥによりトレンチ５２０
を形成する。このとき、側壁部５３５において、加工歪
みが生じる。また、鋭角なエッジ部５３０，５４０が生
じる。その後、ゲート酸化によりゲート酸化膜６００を
形成し、ゲート電極等（図示されない）を形成すること
によりデバイスが完成する（図１４ｃ）。
【０００９】しかし、上述のプロセスにより製造される
デバイスは、鋭角なエッジ部５３０，５４０の存在によ
りゲート酸化膜耐圧がかなり低下する。また、トレンチ
の側壁部に残るエッチングダメージにより、キャリアの
移動度が低下する。
デバイスは、鋭角なエッジ部５３０，５４０の存在によ
りゲート酸化膜耐圧がかなり低下する。また、トレンチ
の側壁部に残るエッチングダメージにより、キャリアの
移動度が低下する。
【００１０】エッチングダメージの対策としては、犠牲
酸化膜を成膜し、その犠牲酸化膜中に歪みを取り込み、
その犠牲酸化膜を除去する方法が知られている。この方
法は、側壁部のダメージを除去するのに有効である。し
かし、通常の犠牲酸化では上述した「鋭角なエッジ部」
の丸めは不可能である。
酸化膜を成膜し、その犠牲酸化膜中に歪みを取り込み、
その犠牲酸化膜を除去する方法が知られている。この方
法は、側壁部のダメージを除去するのに有効である。し
かし、通常の犠牲酸化では上述した「鋭角なエッジ部」
の丸めは不可能である。
【００１１】したがって、鋭角なエッジを丸めるために
は、例えば、特開平７−２６３６９２号公報に示される
ような、等方性ドライエッチング（ケミカルドライエッ
チング）と特殊な条件下での犠牲酸化を組合せ、これを
繰り返す方法を実行することが必要となる。
は、例えば、特開平７−２６３６９２号公報に示される
ような、等方性ドライエッチング（ケミカルドライエッ
チング）と特殊な条件下での犠牲酸化を組合せ、これを
繰り返す方法を実行することが必要となる。
【００１２】しかし、特開平７−２６３６９２号公報に
示される方法は複雑であり、しかもエッチングの繰り返
しによりトレンチの横寸法が広がり、微細化の妨げとな
り、また制御性も悪くなる。さらに、エッジ部を丸める
ためには、犠牲酸化を、例えば１１５０℃以上の高温下
で行う必要があり、この熱処理工程によって、半導体基
板中の不純物分布が変動し、プロセス上の制約が大き
い。
示される方法は複雑であり、しかもエッチングの繰り返
しによりトレンチの横寸法が広がり、微細化の妨げとな
り、また制御性も悪くなる。さらに、エッジ部を丸める
ためには、犠牲酸化を、例えば１１５０℃以上の高温下
で行う必要があり、この熱処理工程によって、半導体基
板中の不純物分布が変動し、プロセス上の制約が大き
い。
【００１３】すなわち、従来方法では、超微細デバイス
おける「加工ダメージの除去」と「エッジの丸め」の双
方を効果的に実現するのはむずかしいということであ
る。このような問題点が、本願発明者の検討によって明
らかとなった。
おける「加工ダメージの除去」と「エッジの丸め」の双
方を効果的に実現するのはむずかしいということであ
る。このような問題点が、本願発明者の検討によって明
らかとなった。
【００１４】したがって、本発明の目的は、ＲＩＥ等に
より生じる加工歪みの悪影響を除去する新規な方法を提
供し、また、トレンチの鋭角な角部を丸めるのに適した
新規な技術を提供することにある。
より生じる加工歪みの悪影響を除去する新規な方法を提
供し、また、トレンチの鋭角な角部を丸めるのに適した
新規な技術を提供することにある。
【００１５】
（１）請求項１に記載の本発明の半導体装置の製造方法
は、表面部分に結晶の歪みが存在する半導体単結晶基板
の前記表面上に、アモルファス半導体層を形成する工程
と、所定の熱処理により、前記半導体単結晶基板の表面
を種結晶部とする固相エピタキシャル成長（Ｓｏｌｉｄ
Ｐｈａｓｅ Ｅｐｉｔａｘｙ；ＳＰＥ）を生じせし
め、前記アモルファス半導体層を単結晶化し、前記結晶
の歪みを覆い隠すような単結晶層を形成する工程と、を
有することを特徴とする。
は、表面部分に結晶の歪みが存在する半導体単結晶基板
の前記表面上に、アモルファス半導体層を形成する工程
と、所定の熱処理により、前記半導体単結晶基板の表面
を種結晶部とする固相エピタキシャル成長（Ｓｏｌｉｄ
Ｐｈａｓｅ Ｅｐｉｔａｘｙ；ＳＰＥ）を生じせし
め、前記アモルファス半導体層を単結晶化し、前記結晶
の歪みを覆い隠すような単結晶層を形成する工程と、を
有することを特徴とする。
【００１６】ＳＰＥ技術は、本来、ＳＯＩ（Ｓｉｌｉｃ
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の構築のための
一手法として位置づけられる技術であるが、本発明で
は、このＳＰＥ技術を新規な用途に使用する。つまり、
歪みをもつ結晶層の表面をコーティングするために利用
する。
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の構築のための
一手法として位置づけられる技術であるが、本発明で
は、このＳＰＥ技術を新規な用途に使用する。つまり、
歪みをもつ結晶層の表面をコーティングするために利用
する。
【００１７】アモルファス層は通常のＣＶＤ法により所
望の領域のみに堆積させることができ、６００℃程度の
低温のアニールにより単結晶化が可能であり、容易に無
欠陥単結晶層（加工ダメージのない単結晶層）が形成で
きる。したがって、容易に、ダメージ層を確実にマスク
することができる。
望の領域のみに堆積させることができ、６００℃程度の
低温のアニールにより単結晶化が可能であり、容易に無
欠陥単結晶層（加工ダメージのない単結晶層）が形成で
きる。したがって、容易に、ダメージ層を確実にマスク
することができる。
【００１８】また、本発明で使用する固相エピタキシャ
ル成長（ＳＰＥ）は、縦方向のＳＰＥのみであり、横方
向のＳＰＥ距離（Ｌ−ＳＰＥ距離）による制約がなく、
無欠陥単結晶層の厚みも自由に調整可能である。
ル成長（ＳＰＥ）は、縦方向のＳＰＥのみであり、横方
向のＳＰＥ距離（Ｌ−ＳＰＥ距離）による制約がなく、
無欠陥単結晶層の厚みも自由に調整可能である。
【００１９】（２）請求項２に記載の本発明は、請求項
１記載の半導体装置の製造方法を用いて製造された半導
体装置である。
１記載の半導体装置の製造方法を用いて製造された半導
体装置である。
【００２０】加工ダメージの影響のない微細な半導体装
置が実現される。
置が実現される。
【００２１】（３）請求項３に記載の本発明の半導体装
置の製造方法は、半導体単結晶基板の一部に溝を形成す
る工程と、前記溝の断面形状を規定している前記半導体
単結晶基板の表面上および前記溝の周囲における前記半
導体基板の表面上にアモルファス半導体層を形成する工
程と、所定の熱処理により、前記半導体単結晶基板の表
面を種結晶部とする固相エピタキシャル成長（Ｓｏｌｉ
ｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ；ＳＰＥ）を生じせし
め、前記アモルファス半導体層を単結晶化する工程と、
を有することを特徴とする。
置の製造方法は、半導体単結晶基板の一部に溝を形成す
る工程と、前記溝の断面形状を規定している前記半導体
単結晶基板の表面上および前記溝の周囲における前記半
導体基板の表面上にアモルファス半導体層を形成する工
程と、所定の熱処理により、前記半導体単結晶基板の表
面を種結晶部とする固相エピタキシャル成長（Ｓｏｌｉ
ｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ；ＳＰＥ）を生じせし
め、前記アモルファス半導体層を単結晶化する工程と、
を有することを特徴とする。
【００２２】本請求項の発明では、溝（トレンチ）の形
成に伴う、「エッチングダメージの悪影響の排除」およ
び「鋭角なエッジ部の丸め」のために、ＳＰＥ技術を用
いる。
成に伴う、「エッチングダメージの悪影響の排除」およ
び「鋭角なエッジ部の丸め」のために、ＳＰＥ技術を用
いる。
【００２３】ＳＰＥ法では、まず、ＣＶＤ法によりアモ
ルファス半導体層を形成する。この場合、気相成長膜
は、溝のコーナー部で曲率をもって（つまり、十分に丸
くなって）堆積することが知られている。そして、ＳＰ
Ｅによりアモルファス層を単結晶化すると、その曲率を
もった気相成長膜の形態をそのまま維持して単結晶層が
できあがる。したがって、容易に、鋭角なコーナー部の
丸めが達成される。従来法の酸化とエッチングを繰り返
す方法に比べ、製造工程も簡略化される。
ルファス半導体層を形成する。この場合、気相成長膜
は、溝のコーナー部で曲率をもって（つまり、十分に丸
くなって）堆積することが知られている。そして、ＳＰ
Ｅによりアモルファス層を単結晶化すると、その曲率を
もった気相成長膜の形態をそのまま維持して単結晶層が
できあがる。したがって、容易に、鋭角なコーナー部の
丸めが達成される。従来法の酸化とエッチングを繰り返
す方法に比べ、製造工程も簡略化される。
【００２４】また、同時に、加工歪みのない無欠陥単結
晶層を、エッチングダメージが残る溝の側壁上に形成で
きるため、そのダメージがマスクされ、良好な結晶の表
面が容易に実現する。
晶層を、エッチングダメージが残る溝の側壁上に形成で
きるため、そのダメージがマスクされ、良好な結晶の表
面が容易に実現する。
【００２５】（４）請求項４に記載の本発明の半導体装
置の製造方法は、表面が｛１００｝面である半導体単結
晶基板の一部に溝を形成する工程と、前記溝の断面形状
を規定している前記半導体単結晶基板の表面上および前
記溝の周囲における前記半導体基板の｛１００｝面上に
アモルファス半導体層を形成する工程と、所定の熱処理
により、前記半導体単結晶基板の表面を種結晶部とする
固相エピタキシャル成長（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅ
ｐｉｔａｘｙ；ＳＰＥ）を生じせしめ、前記アモルファ
ス半導体層を単結晶化して単結晶層を形成する工程と、
前記ＳＰＥにより形成された単結晶層の表面を犠牲酸化
して犠牲酸化膜を形成し、その後、その犠牲酸化膜を除
去する工程と、を有することを特徴とする。
置の製造方法は、表面が｛１００｝面である半導体単結
晶基板の一部に溝を形成する工程と、前記溝の断面形状
を規定している前記半導体単結晶基板の表面上および前
記溝の周囲における前記半導体基板の｛１００｝面上に
アモルファス半導体層を形成する工程と、所定の熱処理
により、前記半導体単結晶基板の表面を種結晶部とする
固相エピタキシャル成長（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅ
ｐｉｔａｘｙ；ＳＰＥ）を生じせしめ、前記アモルファ
ス半導体層を単結晶化して単結晶層を形成する工程と、
前記ＳＰＥにより形成された単結晶層の表面を犠牲酸化
して犠牲酸化膜を形成し、その後、その犠牲酸化膜を除
去する工程と、を有することを特徴とする。
【００２６】本請求項では、ＳＰＥ膜形成後、そのＳＰ
Ｅ膜上に犠牲酸化膜を形成する。このとき、結晶面を選
んで犠牲酸化を行うことにより、溝の角部における酸化
を側壁部の酸化よりも促進でき、よってこの後、その犠
牲酸化膜を除去することによって、さらに溝の角部を丸
めることが可能となる。
Ｅ膜上に犠牲酸化膜を形成する。このとき、結晶面を選
んで犠牲酸化を行うことにより、溝の角部における酸化
を側壁部の酸化よりも促進でき、よってこの後、その犠
牲酸化膜を除去することによって、さらに溝の角部を丸
めることが可能となる。
【００２７】ＳＰＥにより形成された単結晶膜（以下、
ＳＰＥ膜という）は、その酸化スピードが結晶面によっ
て異なることが、本願出願人の検討により明らかとなっ
ている（特願平７−３５３５２７号）。
ＳＰＥ膜という）は、その酸化スピードが結晶面によっ
て異なることが、本願出願人の検討により明らかとなっ
ている（特願平７−３５３５２７号）。
【００２８】（１００）面およびこれに等価な面（これ
を総称して｛１００｝面と記す）は最も酸化スピードが
遅く、他の面の酸化スピードはそれに比べて速い。例え
ば、（１００）面に対する傾斜角が３０〜６０度の範囲
にある面では、（１００）面よりも酸化速度が約１．５
倍程度となる。この酸化速度の差に着目し、犠牲酸化
を、「角部のさらなる丸め」に利用するものである。
を総称して｛１００｝面と記す）は最も酸化スピードが
遅く、他の面の酸化スピードはそれに比べて速い。例え
ば、（１００）面に対する傾斜角が３０〜６０度の範囲
にある面では、（１００）面よりも酸化速度が約１．５
倍程度となる。この酸化速度の差に着目し、犠牲酸化
を、「角部のさらなる丸め」に利用するものである。
【００２９】また、本請求項における「犠牲酸化」は、
１０００℃程度の酸化でよく、従来の、エッジ部を丸め
るための１１５０℃以上の高温の酸化は必要ない。した
がって、半導体基板における不純物層の濃度プロウファ
イルの変動は抑制され、制御性がよく、かつ素子の微細
化も可能である。
１０００℃程度の酸化でよく、従来の、エッジ部を丸め
るための１１５０℃以上の高温の酸化は必要ない。した
がって、半導体基板における不純物層の濃度プロウファ
イルの変動は抑制され、制御性がよく、かつ素子の微細
化も可能である。
【００３０】さらに、従来のように犠牲酸化を繰り返す
必要がなく工程が簡略化でき、しかも、溝の横幅の制御
性も向上する。つまり、ＳＰＥ膜を積層後、今度は逆
に、その表面を犠牲酸化工程によって削るため、従来の
「削る」のみの手法にくらべ、ＲＩＥで加工した当初の
溝の横幅に近い値を実現可能である。つまり、寸法の制
御性も向上する。
必要がなく工程が簡略化でき、しかも、溝の横幅の制御
性も向上する。つまり、ＳＰＥ膜を積層後、今度は逆
に、その表面を犠牲酸化工程によって削るため、従来の
「削る」のみの手法にくらべ、ＲＩＥで加工した当初の
溝の横幅に近い値を実現可能である。つまり、寸法の制
御性も向上する。
【００３１】（５）請求項５に記載の本発明は、請求項
３または請求項４において、前記溝は異方性エッチング
により形成される実質的に垂直な側壁をもつ溝であり、
また、前記アモルファス半導体層はＣＶＤ法により形成
されることを特徴とする。
３または請求項４において、前記溝は異方性エッチング
により形成される実質的に垂直な側壁をもつ溝であり、
また、前記アモルファス半導体層はＣＶＤ法により形成
されることを特徴とする。
【００３２】ＵＭＯＳＦＥＴ等の微細なトランジスタの
製造に適した方法が提供される。
製造に適した方法が提供される。
【００３３】（６）請求項６に記載の本発明は、請求項
３〜請求項５のいずれかに記載の方法を用いて製造され
た半導体装置である。
３〜請求項５のいずれかに記載の方法を用いて製造され
た半導体装置である。
【００３４】微細かつ信頼性の高いトランジスタが実現
される。
される。
【００３５】（７）請求項７に記載の本発明は、請求項
６において、半導体装置は、縦型の絶縁ゲート型トラン
ジスタを具備することを特徴とする。
６において、半導体装置は、縦型の絶縁ゲート型トラン
ジスタを具備することを特徴とする。
【００３６】ＵＭＯＳＦＥＴやＩＧＢＴ等のパワーデバ
イスの耐圧を、簡素化されたプロセスにより、かつトレ
ンチ寸法や他の拡散層への濃度プロウファイルへの悪影
響を防止しつつ格段に向上させることが可能となる。
イスの耐圧を、簡素化されたプロセスにより、かつトレ
ンチ寸法や他の拡散層への濃度プロウファイルへの悪影
響を防止しつつ格段に向上させることが可能となる。
【００３７】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００３８】（第１の実施の形態）本実施の形態の特徴
は、加工歪み（ダメージ）をもつ半導体基板の表面上に
ＳＰＥ膜を成膜し、そのダメージをマスクしてしまうこ
とである。
は、加工歪み（ダメージ）をもつ半導体基板の表面上に
ＳＰＥ膜を成膜し、そのダメージをマスクしてしまうこ
とである。
【００３９】図１のように、単結晶半導体基板１０の表
面に加工歪み１２が生じているとする。この加工歪み
は、例えば、ＭＯＳデバイスのような基板の表面をチャ
ネルとして使用するデバイスの動作に悪影響を与える。
面に加工歪み１２が生じているとする。この加工歪み
は、例えば、ＭＯＳデバイスのような基板の表面をチャ
ネルとして使用するデバイスの動作に悪影響を与える。
【００４０】そこで、まず、図２に示すように、この単
結晶半導体基板１０上にアモルファス半導体層を形成
し、次に、縦方向の固相エピタキシャル成長により、図
３に示すような単結晶層１６を形成する。
結晶半導体基板１０上にアモルファス半導体層を形成
し、次に、縦方向の固相エピタキシャル成長により、図
３に示すような単結晶層１６を形成する。
【００４１】この場合、固相エピタキシャル成長（ＳＰ
Ｅ）を有効に生じさせるためには、半導体基板の表面に
おける自然酸化膜の生成を抑制しなければならず、通常
なら分子線エピタキシャル装置等の超高真空装置を使用
する必要がある。しかし、本願出願人は先に、ＬＳＩの
生産現場で使用されている減圧ＣＶＤ装置等を使用し
た、量産に適したＳＰＥによるＳＯＩ構造の形成方法を
提案しており（特願平６−１９３６０４号）、本実施の
形態では、この方法を使用する。
Ｅ）を有効に生じさせるためには、半導体基板の表面に
おける自然酸化膜の生成を抑制しなければならず、通常
なら分子線エピタキシャル装置等の超高真空装置を使用
する必要がある。しかし、本願出願人は先に、ＬＳＩの
生産現場で使用されている減圧ＣＶＤ装置等を使用し
た、量産に適したＳＰＥによるＳＯＩ構造の形成方法を
提案しており（特願平６−１９３６０４号）、本実施の
形態では、この方法を使用する。
【００４２】つまり、具体的には、半導体基板１０を希
ＨＦ溶液に侵漬し、基板表面の自然酸化膜を除去するの
と同時に表面の末結合手をＨ（水素）原子で終端して不
活性とし、次に、低温状態にある減圧ＣＶＤ装置の石英
管に上記単結晶半導体基板１０を装填して昇温し、成膜
温度に達成するまでの間、シラン系ガス（例えば、Ｓｉ
Ｈ4ガス）を流すことにより石英管を実質的に数ｍＴｏ
ｒｒの圧力にした雰囲気下にし、アモルファス半導体層
１４の成膜を行うまでの間、上記単結晶半導体基板１０
の露出した表面に自然酸化膜が再成長することを防ぎ、
成膜温度に達した後に成膜用ガス（例えば、Ｓｉ2Ｈ6）
を導入して成膜を行ってアモルファス半導体層１４を形
成し、次に、６００℃程度で所定時間の熱処理を施すこ
とにより、単結晶半導体基板１０の表面を種結晶として
用いて固相エピタキシャル成長を生じせしめ、単結晶層
１６を形成する。この方法は、アモルファス半導体層の
成膜に通常の減圧ＣＶＤ装置を使用できるために非常に
低コストであり、量産性にも優れている。
ＨＦ溶液に侵漬し、基板表面の自然酸化膜を除去するの
と同時に表面の末結合手をＨ（水素）原子で終端して不
活性とし、次に、低温状態にある減圧ＣＶＤ装置の石英
管に上記単結晶半導体基板１０を装填して昇温し、成膜
温度に達成するまでの間、シラン系ガス（例えば、Ｓｉ
Ｈ4ガス）を流すことにより石英管を実質的に数ｍＴｏ
ｒｒの圧力にした雰囲気下にし、アモルファス半導体層
１４の成膜を行うまでの間、上記単結晶半導体基板１０
の露出した表面に自然酸化膜が再成長することを防ぎ、
成膜温度に達した後に成膜用ガス（例えば、Ｓｉ2Ｈ6）
を導入して成膜を行ってアモルファス半導体層１４を形
成し、次に、６００℃程度で所定時間の熱処理を施すこ
とにより、単結晶半導体基板１０の表面を種結晶として
用いて固相エピタキシャル成長を生じせしめ、単結晶層
１６を形成する。この方法は、アモルファス半導体層の
成膜に通常の減圧ＣＶＤ装置を使用できるために非常に
低コストであり、量産性にも優れている。
【００４３】このようにして、加工ダメージ層１２は単
結晶層１６により覆い隠され、無視できるようになる。
なお、単結晶層１６の厚みは、加工ダメージの程度や、
そのダメージのその後の移動距離等を考慮して適宜に設
定可能である。
結晶層１６により覆い隠され、無視できるようになる。
なお、単結晶層１６の厚みは、加工ダメージの程度や、
そのダメージのその後の移動距離等を考慮して適宜に設
定可能である。
【００４４】次に、図４に示すように、半導体基板１７
（基板１０と単結晶層１６を合わせて半導体基板とす
る）上に、ゲート絶縁膜１８を成膜する。
（基板１０と単結晶層１６を合わせて半導体基板とす
る）上に、ゲート絶縁膜１８を成膜する。
【００４５】そして、図５に示すように、例えば、ポリ
シリコンゲート２０およびマスク２２を形成し、砒素イ
オンをセルフアラインで打ち込み、図６に示すように、
不純物層２６および２８を形成する。これにより、横型
のＭＯＳＦＥＴが完成する。
シリコンゲート２０およびマスク２２を形成し、砒素イ
オンをセルフアラインで打ち込み、図６に示すように、
不純物層２６および２８を形成する。これにより、横型
のＭＯＳＦＥＴが完成する。
【００４６】（第２の実施の形態）次に、本発明の第２
の実施の形態について説明する。本実施の形態の特徴
は、溝（トレンチ）の形成に伴う、「エッチングダメー
ジの悪影響の排除」および「鋭角なエッジ部の丸め」の
ためにＳＰＥ技術を用いることである。
の実施の形態について説明する。本実施の形態の特徴
は、溝（トレンチ）の形成に伴う、「エッチングダメー
ジの悪影響の排除」および「鋭角なエッジ部の丸め」の
ためにＳＰＥ技術を用いることである。
【００４７】以下、図７〜図１１を用いて具体的に説明
する。
する。
【００４８】まず、図７に示すように、半導体基板（Ｎ
層１００，Ｐ層１１０，Ｎ層１２０を具備する）上にマ
スク１３０を形成する。
層１００，Ｐ層１１０，Ｎ層１２０を具備する）上にマ
スク１３０を形成する。
【００４９】次に、図８に示すように、ＲＩＥ（リアク
ティブイオンエッチング）によりトレンチ（Ｕ溝）１４
０を形成する。
ティブイオンエッチング）によりトレンチ（Ｕ溝）１４
０を形成する。
【００５０】次に、図９に示すように、第１の実施の形
態で説明したＣＶＤ法を用いて、アモルファスシリコン
層１５０を形成する。このアモルファスシリコン層１５
０の厚みは０．１μｍ〜０．２μｍ程度である。
態で説明したＣＶＤ法を用いて、アモルファスシリコン
層１５０を形成する。このアモルファスシリコン層１５
０の厚みは０．１μｍ〜０．２μｍ程度である。
【００５１】ここで注目すべきは、ＣＶＤ法により成膜
されるアモルファスシリコン層１５０は、溝のエッジ部
（コーナー部）１７０，１８０において、ある曲率をも
って（つまり、十分に丸くなって）堆積していることで
ある。
されるアモルファスシリコン層１５０は、溝のエッジ部
（コーナー部）１７０，１８０において、ある曲率をも
って（つまり、十分に丸くなって）堆積していることで
ある。
【００５２】次に、図１０に示すように、６００℃程度
で所定時間のアニールにより、ＳＰＥを生じさせてアモ
ルファスシリコン層１５０を単結晶化し、単結晶層１５
２を形成する。
で所定時間のアニールにより、ＳＰＥを生じさせてアモ
ルファスシリコン層１５０を単結晶化し、単結晶層１５
２を形成する。
【００５３】このとき、ＳＰＥによりアモルファス層を
単結晶化すると、上述の曲率をもったアモルファス層
（気相成長膜）の形態をそのまま維持して単結晶層がで
きあがる。したがって、容易に、コーナー部（図１０に
おける１７１，１８０で示される部分）の丸めが達成さ
れる。従来法の酸化とエッチングを繰り返す方法に比
べ、製造工程も簡略化される。
単結晶化すると、上述の曲率をもったアモルファス層
（気相成長膜）の形態をそのまま維持して単結晶層がで
きあがる。したがって、容易に、コーナー部（図１０に
おける１７１，１８０で示される部分）の丸めが達成さ
れる。従来法の酸化とエッチングを繰り返す方法に比
べ、製造工程も簡略化される。
【００５４】また、同時に、加工歪みのない無欠陥単結
晶層１５２を、エッチングダメージが残る溝の側壁上に
形成できるため、そのダメージがマスクされ、良好な結
晶の表面が容易に実現する。
晶層１５２を、エッチングダメージが残る溝の側壁上に
形成できるため、そのダメージがマスクされ、良好な結
晶の表面が容易に実現する。
【００５５】その後、図１１に示すように、熱酸化によ
り酸化膜（ゲート絶縁膜）１９０を成膜する。このと
き、コーナー部が丸められているため、応力集中の影響
が緩和され、よってゲート酸化膜１９０においても、コ
ーナー部における膜厚が平坦部の膜厚よりも大きくな
る。
り酸化膜（ゲート絶縁膜）１９０を成膜する。このと
き、コーナー部が丸められているため、応力集中の影響
が緩和され、よってゲート酸化膜１９０においても、コ
ーナー部における膜厚が平坦部の膜厚よりも大きくな
る。
【００５６】つまり、図１０のデバイスの表面を酸化す
ると、酸化条件に関係なく、コーナー部（参照番号１７
１，１８０で示される部分）の膜厚は、垂直な側壁部分
の膜厚に比較して自動的に厚くなる。周知のとおり、Ｍ
ＯＳデバイスの特性は、垂直な側壁部分の膜厚が薄い方
がよく、また、ゲート酸化膜の信頼性は、コーナー部の
膜厚が厚い方が高くなる。よって、上述の製造方法方法
によれば、自動的にゲート酸化膜のさらなる信頼性の向
上を達成できることになる。
ると、酸化条件に関係なく、コーナー部（参照番号１７
１，１８０で示される部分）の膜厚は、垂直な側壁部分
の膜厚に比較して自動的に厚くなる。周知のとおり、Ｍ
ＯＳデバイスの特性は、垂直な側壁部分の膜厚が薄い方
がよく、また、ゲート酸化膜の信頼性は、コーナー部の
膜厚が厚い方が高くなる。よって、上述の製造方法方法
によれば、自動的にゲート酸化膜のさらなる信頼性の向
上を達成できることになる。
【００５７】最後に、ポリシリコン等の導体層２００を
溝内に埋め込む。これにより、Ｎ層１２０をソースと
し、Ｐ層１１０をチャネルとし、Ｎ層１００をドレイン
とし、導体層２００をゲートとする縦型のＭＯＳＦＥＴ
が完成する。なお、Ｎ層１００の下にさらにＰ層を追加
すれば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂ
ｉｐｏｌｏｒ Ｔｒａｎｓｉｓｔｏｒ）を形成すること
も可能である。
溝内に埋め込む。これにより、Ｎ層１２０をソースと
し、Ｐ層１１０をチャネルとし、Ｎ層１００をドレイン
とし、導体層２００をゲートとする縦型のＭＯＳＦＥＴ
が完成する。なお、Ｎ層１００の下にさらにＰ層を追加
すれば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂ
ｉｐｏｌｏｒ Ｔｒａｎｓｉｓｔｏｒ）を形成すること
も可能である。
【００５８】本実施の形態のトランジスタは、溝のコー
ナー部が丸められているため、電界集中が緩和され、よ
ってゲート耐圧の低下が抑制されている。また、チャネ
ル領域が無欠陥であるため、キャリアの移動度の低下が
なく、オン抵抗も低い。
ナー部が丸められているため、電界集中が緩和され、よ
ってゲート耐圧の低下が抑制されている。また、チャネ
ル領域が無欠陥であるため、キャリアの移動度の低下が
なく、オン抵抗も低い。
【００５９】（第３の実施の形態）本実施の形態では、
図１０に示される単結晶１５２の形成後、その表面に犠
牲酸化膜（不図示）を形成し、その犠牲酸化膜を除去す
ることにより、コーナー部をより丸めることである。
図１０に示される単結晶１５２の形成後、その表面に犠
牲酸化膜（不図示）を形成し、その犠牲酸化膜を除去す
ることにより、コーナー部をより丸めることである。
【００６０】ＳＰＥにより形成された単結晶膜（以下、
ＳＰＥ膜という）は、その酸化スピードが結晶面によっ
て異なることが、本願出願人の検討により明らかとなっ
ている（特願平７−３５３５２７号）。
ＳＰＥ膜という）は、その酸化スピードが結晶面によっ
て異なることが、本願出願人の検討により明らかとなっ
ている（特願平７−３５３５２７号）。
【００６１】（１００）面およびこれに等価な面（これ
を総称して｛１００｝面と記す）は最も酸化スピードが
遅く、他の面の酸化速度はそれに比べて速い。例えば、
（１００）面に対する傾斜角が３０〜６０度の範囲にあ
る面では、（１００）面よりも酸化速度が約１．５倍程
度となる。この酸化速度の差に着目し、犠牲酸化を、
「角部のさらなる丸め」に利用するものである。
を総称して｛１００｝面と記す）は最も酸化スピードが
遅く、他の面の酸化速度はそれに比べて速い。例えば、
（１００）面に対する傾斜角が３０〜６０度の範囲にあ
る面では、（１００）面よりも酸化速度が約１．５倍程
度となる。この酸化速度の差に着目し、犠牲酸化を、
「角部のさらなる丸め」に利用するものである。
【００６２】このことについて、図１２（ａ）〜（ｃ）
を用いて説明する。
を用いて説明する。
【００６３】図１２（ａ）に示すように（１００）面を
主面とする半導体基板１１１上に段差を形成するための
絶縁層１２１を形成し、続いて、上述の方法でＳＰＥ膜
１３１を形成する。この場合、段差部（ア）の斜面部で
は、例えば（１１０）面が露出している。
主面とする半導体基板１１１上に段差を形成するための
絶縁層１２１を形成し、続いて、上述の方法でＳＰＥ膜
１３１を形成する。この場合、段差部（ア）の斜面部で
は、例えば（１１０）面が露出している。
【００６４】次に、図１２（ｂ）に示すように、ＳＰＥ
膜１３１の表面を熱酸化すると、ＳＰＥ膜では角部が丸
みを帯びていること等に起因して応力が緩和されている
ために、段差部でより酸化が促進される。つまり、｛１
００｝面が最も酸化スピードが遅く、（１１０）面等が
速く酸化される。よって、酸化膜１５１の段差部の膜厚
は、平坦部の膜厚より厚くなる。
膜１３１の表面を熱酸化すると、ＳＰＥ膜では角部が丸
みを帯びていること等に起因して応力が緩和されている
ために、段差部でより酸化が促進される。つまり、｛１
００｝面が最も酸化スピードが遅く、（１１０）面等が
速く酸化される。よって、酸化膜１５１の段差部の膜厚
は、平坦部の膜厚より厚くなる。
【００６５】したがって、酸化膜１５１を除去すると、
図１２（ｃ）に示すように、段差部（イ）がより丸めら
れる。
図１２（ｃ）に示すように、段差部（イ）がより丸めら
れる。
【００６６】参考として、図１３に、膜厚５００ｎｍの
下地酸化膜を成膜し、下地酸化膜に幅が０．４〜３．０
μｍの開口部を形成し、ＳＰＥ法により膜厚６００ｎｍ
の半導体単結晶層を成膜し、半導体単結晶層を１．０μ
ｍ酸化し、酸化膜をＨＦ溶液にて除去し、再度１００ｎ
ｍの酸化膜を形成し、最後にプラズマＣＶＤ法によりＳ
ｉＮ膜を形成して、単結晶層の形状をＳＥＭ（走査電子
顕微鏡）観察した結果を示す。図１２（ｂ）に示すよう
に、段差部で酸化膜の膜厚が厚くなっていることがわか
る。
下地酸化膜を成膜し、下地酸化膜に幅が０．４〜３．０
μｍの開口部を形成し、ＳＰＥ法により膜厚６００ｎｍ
の半導体単結晶層を成膜し、半導体単結晶層を１．０μ
ｍ酸化し、酸化膜をＨＦ溶液にて除去し、再度１００ｎ
ｍの酸化膜を形成し、最後にプラズマＣＶＤ法によりＳ
ｉＮ膜を形成して、単結晶層の形状をＳＥＭ（走査電子
顕微鏡）観察した結果を示す。図１２（ｂ）に示すよう
に、段差部で酸化膜の膜厚が厚くなっていることがわか
る。
【００６７】したがって、図１０の状態で、犠牲酸化膜
を形成し、その後、犠牲酸化膜を除去すると、特に、コ
ーナー部１７１がさらに丸められる。よって、トランジ
スタのゲート耐圧がさらに向上する。
を形成し、その後、犠牲酸化膜を除去すると、特に、コ
ーナー部１７１がさらに丸められる。よって、トランジ
スタのゲート耐圧がさらに向上する。
【００６８】また、本実施の形態における犠牲酸化は、
１０００℃程度の酸化でよく、従来の、エッジ部を丸め
るための１１５０℃以上の高温の酸化は必要ない。した
がって、半導体基板における不純物層の濃度プロウファ
イルの変動は抑制され、制御性がよく、かつ素子の微細
化も可能である。
１０００℃程度の酸化でよく、従来の、エッジ部を丸め
るための１１５０℃以上の高温の酸化は必要ない。した
がって、半導体基板における不純物層の濃度プロウファ
イルの変動は抑制され、制御性がよく、かつ素子の微細
化も可能である。
【００６９】さらに、従来のように犠牲酸化を繰り返す
必要がなく工程が簡略化でき、しかも、溝の横幅の制御
性も向上する。つまり、ＳＰＥ膜を積層後、今度は逆
に、その表面を犠牲酸化工程によって削るため、従来の
「削る」のみの手法にくらべ、ＲＩＥで加工した当初の
溝の横幅に近い値を実現可能である。つまり、寸法の制
御性も向上する。
必要がなく工程が簡略化でき、しかも、溝の横幅の制御
性も向上する。つまり、ＳＰＥ膜を積層後、今度は逆
に、その表面を犠牲酸化工程によって削るため、従来の
「削る」のみの手法にくらべ、ＲＩＥで加工した当初の
溝の横幅に近い値を実現可能である。つまり、寸法の制
御性も向上する。
【００７０】
【図１】本発明の第１の実施の形態にかかる半導体装置
の製造方法の第１の製造工程を示すデバイスの断面図で
ある。
の製造方法の第１の製造工程を示すデバイスの断面図で
ある。
【図２】本発明の第１の実施の形態にかかる半導体装置
の製造方法の第２の製造工程を示すデバイスの断面図で
ある。
の製造方法の第２の製造工程を示すデバイスの断面図で
ある。
【図３】本発明の第１の実施の形態にかかる半導体装置
の製造方法の第３の製造工程を示すデバイスの断面図で
ある。
の製造方法の第３の製造工程を示すデバイスの断面図で
ある。
【図４】本発明の第１の実施の形態にかかる半導体装置
の製造方法の第４の製造工程を示すデバイスの断面図で
ある。
の製造方法の第４の製造工程を示すデバイスの断面図で
ある。
【図５】本発明の第１の実施の形態にかかる半導体装置
の製造方法の第５の製造工程を示すデバイスの断面図で
ある。
の製造方法の第５の製造工程を示すデバイスの断面図で
ある。
【図６】本発明の第１の実施の形態にかかる半導体装置
の製造方法の第６の製造工程を示すデバイスの断面図で
ある。
の製造方法の第６の製造工程を示すデバイスの断面図で
ある。
【図７】本発明の第２の実施の形態にかかる半導体装置
の製造方法の第１の製造工程を示すデバイスの断面図で
ある。
の製造方法の第１の製造工程を示すデバイスの断面図で
ある。
【図８】本発明の第２の実施の形態にかかる半導体装置
の製造方法の第２の製造工程を示すデバイスの断面図で
ある。
の製造方法の第２の製造工程を示すデバイスの断面図で
ある。
【図９】本発明の第２の実施の形態にかかる半導体装置
の製造方法の第３の製造工程を示すデバイスの断面図で
ある。
の製造方法の第３の製造工程を示すデバイスの断面図で
ある。
【図１０】本発明の第２の実施の形態にかかる半導体装
置の製造方法の第４の製造工程を示すデバイスの断面図
である。
置の製造方法の第４の製造工程を示すデバイスの断面図
である。
【図１１】本発明の第２の実施の形態にかかる半導体装
置の製造方法の第５の製造工程を示すデバイスの断面図
である。
置の製造方法の第５の製造工程を示すデバイスの断面図
である。
【図１２】（ａ）〜（ｃ）はそれぞれ、本発明の第３の
実施の形態の特徴を説明するための図である。
実施の形態の特徴を説明するための図である。
【図１３】ＳＰＥを用いたＳＯＩデバイスの、走査型電
子顕微鏡写真である。
子顕微鏡写真である。
【図１４】（ａ）〜（ｃ）はそれぞれ、トレンチゲート
を形成するための従来の製造プロセスを説明するための
図である。
を形成するための従来の製造プロセスを説明するための
図である。
１０ 半導体基板 １２ 加工歪み １４ アモルファス層 １６ ＳＰＥにより形成される単結晶層 １７ 基板 １８ ゲート絶縁膜 ２０ ポリシリコンゲート ２２，２４ イオン打ち込み用のマスク
Claims (7)
- 【請求項１】 表面部分に結晶の歪みが存在する半導体
単結晶基板の前記表面上に、アモルファス半導体層を形
成する工程と、 所定の熱処理により、前記半導体単結晶基板の表面を種
結晶部とする固相エピタキシャル成長（Ｓｏｌｉｄ Ｐ
ｈａｓｅ Ｅｐｉｔａｘｙ；ＳＰＥ）を生じせしめ、前
記アモルファス半導体層を単結晶化し、前記結晶の歪み
を覆い隠すような単結晶層を形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法を
用いて製造された半導体装置。 - 【請求項３】 半導体単結晶基板の一部に溝を形成する
工程と、 前記溝の断面形状を規定している前記半導体単結晶基板
の表面上および前記溝の周囲における前記半導体基板の
表面上にアモルファス半導体層を形成する工程と、 所定の熱処理により、前記半導体単結晶基板の表面を種
結晶部とする固相エピタキシャル成長（Ｓｏｌｉｄ Ｐ
ｈａｓｅ Ｅｐｉｔａｘｙ；ＳＰＥ）を生じせしめ、前
記アモルファス半導体層を単結晶化する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項４】 表面が｛１００｝面である半導体単結晶
基板の一部に溝を形成する工程と、 前記溝の断面形状を規定している前記半導体単結晶基板
の表面上および前記溝の周囲における前記半導体基板の
｛１００｝面上にアモルファス半導体層を形成する工程
と、 所定の熱処理により、前記半導体単結晶基板の表面を種
結晶部とする固相エピタキシャル成長（Ｓｏｌｉｄ Ｐ
ｈａｓｅ Ｅｐｉｔａｘｙ；ＳＰＥ）を生じせしめ、前
記アモルファス半導体層を単結晶化して単結晶層を形成
する工程と、 前記ＳＰＥにより形成された単結晶層の表面を犠牲酸化
して犠牲酸化膜を形成し、その後、その犠牲酸化膜を除
去する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項３または請求項４において、 前記溝は異方性エッチングにより形成される実質的に垂
直な側壁をもつ溝であり、また、前記アモルファス半導
体層はＣＶＤ法により形成されることを特徴とする半導
体装置の製造方法。 - 【請求項６】 請求項３〜請求項５のいずれかに記載の
方法を用いて製造された半導体装置。 - 【請求項７】 請求項６において、 半導体装置は、縦型の絶縁ゲート型トランジスタを具備
することを特徴とする半導体装置。
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