CN105609559A - 功率晶体管中的输出电容降低 - Google Patents

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Abstract

描述了用于降低晶体管的输出电容的技术。在一些示例中，可以增大源极-漏极敷金属间距，并且可以在漏极区域的细长沟槽中采用密封气隙以减小本体区域的部分的电介质常数以及因此减小晶体管的输出电容。在其他示例中，可以通过在本体-漏极结的底部处形成球状空腔且用低电介质常数的材料密封该空腔，可以减小本体-漏极结的平面区域分量。在另外的示例中，通过选择性隐埋氧化物岛的形成和去除，可以在本体区域下方在外延区域中形成密封空腔。在其他的示例中，通过去除晶体管漏极区域中不贡献于电流流动的区域，可以减小输出电容。

Description

功率晶体管中的输出电容降低
背景技术
除非在此处进行说明，否则此处所描述的材料不是本申请权利要求的现有技术并且不因包含在该部分中而承认是现有技术。
功率晶体管输入、输出和反馈电容的降低会导致这些半导体器件的工作频率和带宽提高以及渡越时间减少。相对大的功率晶体管输出电容会限制高速操作且会降低器件效率。输出电容会由于晶体管的源极端子和漏极端子经由本体区域中的薄的电介质或者源极/本体和漏极区域的结的耦合而产生。在一些应用中，晶体管的本体区域和源极区域可以利用金属化接触而被电耦合。结果，本体结可以与漏极区域形成耗尽电容，从而贡献于输出电容。输出电容可以在本体区域的底部具有平面区域成分以及在本体区域的侧壁上具有垂直成分。
概述
本公开一般涉及具有降低的输出电容的功率晶体管以及制造这种器件的方法。
根据一些示例，描述了半导体器件。示例的半导体器件可以包括衬底、与衬底的表面相接触的外延层、与外延层的表面相接触的氮化物层、在外延层的顶部内的本体区域、在外延层的顶部内的源极区域以及在外延层内的漏极区域。源极区域可以与本体区域电耦合，外延层可以包括位于漏极区域与本体区域之间的、在氮化物层下方的空腔区域，使得漏极区域与源极区域之间的平面漂移距离增加两个或更多空腔区域的尺寸。
根据其他示例，描述了制造半导体器件的方法。示例的方法可以包括：在衬底上形成外延区域；在外延层内形成两个漏极区域；在两个漏极区域之间在外延层的顶部内形成本体区域；以及在外延层的顶部内形成源极区域，其中源极区域与本体区域电耦合。该方法可以进一步包括：形成与外延层的顶面相接触的氮化物层，以及形成大体位于所述本体区域和两个漏极区域之间、位于氮化物层下方的两个空腔区域，使得两个漏极区域与源极区域之间的平面漂移距离增加两个或更多空腔区域的尺寸。
根据另外的示例，描述了半导体器件。示例的半导体器件可以包括衬底、与所述衬底的顶面相接触的外延层、在所述衬底中的漏极层、在所述外延层的顶部内的本体区域，以及在本体区域的顶部内的源极区域。半导体器件可以进一步包括大致沿着本体区域的至少一个外边缘的垂直栅极结构以及在外延层和本体区域的底部内的大致球状空腔区域。空腔区域可配置为在减弱对经过本体区域的电流流动的影响的情况下降低本体区域对半导体器件输出电容的贡献。
根据另外的示例，描述了制造半导体器件的方法。示例的方法可以包括：在衬底的顶面上形成外延区域，在衬底中形成漏极层，在外延层的顶部内形成本体区域，以及形成大致沿着本体区域的至少一个外边缘的垂直栅极结构。该方法可以进一步包括：在本体区域的顶部内形成源极区域，以及在外延层和本体区域的底部内形成大致球状的空腔区域。空腔区域可配置为在减弱对经过本体区域的电流流动的影响的情况下降低本体区域对半导体器件输出电容的贡献。
根据一些示例，描述了半导体器件。示例的半导体器件可以包括衬底、与衬底的顶面相接触的外延层、在衬底中的漏极层、在外延层的顶部内的本体区域以及在本体区域的顶部内的源极区域。半导体器件可以进一步包括大致沿着本体区域的至少一个外边缘的垂直栅极结构以及在外延层和本体区域的底部内的大致T型的空腔区域。空腔区域可配置为在减弱对经过本体区域的电流流动的影响的情况下降低本体区域对半导体器件输出电容的贡献。
根据其他的示例，描述了制造半导体器件的方法。示例的方法可以包括：在衬底的顶面上形成外延区域；在衬底中形成漏极层；在外延层的顶部内形成本体区域；以及大致沿着本体区域的至少一个外边缘形成垂直栅极结构。该方法可以进一步包括：在本体区域的顶部内形成源极区域；以及在外延层和本体区域的底部内形成大致T型的空腔区域。空腔区域可配置为在减弱对经过本体区域的电流流动的影响的情况下降低本体区域对半导体器件输出电容的贡献。
根据另外的示例，描述了半导体器件。示例的半导体器件可以包括衬底、与衬底的顶面相接触的外延层、在衬底中的漏极层、在外延层的顶部内的本体区域、以及在本体区域的顶部内的源极区域。半导体器件可以进一步包括大致沿着本体区域的至少一个外边缘的垂直栅极结构以及在外延层的顶部内在本体区域相对侧上的两个沟槽。沟槽可填充有电介质材料，两个沟槽中的至少一个沟槽的角部可以修圆以在减弱对经过本体区域的电流流动的影响的情况下降低本体区域对半导体器件输出电容的贡献。
根据另外的示例，描述了制造半导体器件的方法。示例的方法可以包括：在衬底的顶面上形成外延区域；在衬底中形成漏极层；在外延层的顶部内形成本体区域；以及形成大致沿着本体区域的至少一个外边缘的垂直栅极结构。该方法可以进一步包括：在本体区域的顶部内形成源极区域；以及在外延层的顶部内在本体区域相对侧上形成两个沟槽。该方法可以进一步包括：用电介质材料来填充沟槽；以及将两个沟槽中的至少一个沟槽的角部修圆以在减弱对经过本体区域的电流流动的影响的情况下降低本体区域对半导体器件输出电容的贡献。
前面的概述仅仅是示例性的，而不意在以任何方式进行限制。通过参考附图以及下面的详细说明，除了上文所描述的示例性的方面、实施例和特征之外，另外的方面、实施例和特征将变得清晰可见。
附图说明
通过下面结合附图给出的详细说明和随附的权利要求，本公开的前述特征以及其它特征将变得更加清晰。应理解的是，这些附图仅描绘了依照本公开的多个实施例，因此，不应视为对本发明范围的限制，将通过利用附图结合附加的具体描述和细节对本公开进行说明，在附图中：
图1示出了示例的晶体管的侧视图，通过增加源极-漏极敷金属之间的间距和/或细长沟槽中的密封气隙来降低输出电容；
图2示出了可借以在半导体器件中形成密封气隙的示例的过程；
图3示出了示例的晶体管的侧视图，通过在本体区域下方的密封球状空腔来降低输出电容；
图4示出了可以借以在半导体器件中形成密封球状空腔的示例的过程；
图5示出了示例的晶体管的侧视图，通过去除本体-漏极结区域的平面区域成分来降低输出电容；
图6示出了可以借以在半导体器件中去除本体-漏极结区域的平面区域成分的示例的过程；
图7示出了示例的晶体管的侧视图，通过去除晶体管的漏极区域中不贡献于电流流动的区域，诸如漏极沟槽的尖锐角部，来降低输出电容；
图8示出了示例的晶体管的侧视图，通过用电介质填充角部来去除漏极沟槽的尖锐角部来降低输出电容；
图9示出了具有降低的输出电容的晶体管的示例的制造系统；
图10示出了可以作为用于具有降低的输出电容的晶体管的制造系统的控制器实现或操作的示例的计算设备；
图11示出了制造具有密封气隙的示例的晶体管的过程的流程图；
图12示出了制造具有球状空腔的示例的晶体管的过程的流程图；
图13示出了通过去除平面区域成分来制造示例的晶体管的过程的流程图；以及
图14示出了制造具有降低的输出电容的示例的晶体管的过程的流程图，
所有这些图都是依照本文中描述的至少一些实施例来布置的。
具体实施方式
在下面的详细说明中，将参考附图，附图构成了详细说明的一部分。在附图中，除非上下文指出，否则相似的符号通常表示相似的部件。在详细说明、附图和权利要求中所描述的示例性实施例不意在限制。可以使用其它实施例，并且可以做出其它改变，而不偏离本文呈现的主题的精神或范围。将易于理解的是，如本文大致描述且如图中所图示的，本公开的方案能够以各种不同配置来布置、替代、组合、分离和设计，所有这些都在本文中明确地构思出。
本公开一般尤其涉及与具有降低的输出电容的晶体管有关的装置、设备和/或方法。
简言之，描述了用于降低晶体管的输出电容的技术。在一些示例中，可以增加源极-漏极敷金属的间距，在漏极区域中的细长沟槽内可以采用密封气隙以减小本体区域的部分的电介质常数以及因此降低晶体管的输出电容。在其他示例中，可以通过在本体-漏极结的底部中形成球状空腔以及用低电介质常数的材料密封空腔，可以减小本体-漏极结的平面区域成分。在另外的示例中，通过选择性隐埋氧化物岛的形成和去除，可以在本体区域下方在外延区域中形成密封空腔。在另外的示例中，可以通过去除晶体管的漏极区域的不贡献于电流流动的区域来降低输出电容。
图1示出了依照本文所描述的至少一些实施例布置的示例的晶体管的侧视图，通过增加源极-漏极敷金属之间的间距和/或细长沟槽中的密封气隙，可以降低输出电容。
根据图1，可以在衬底上制造晶体管100，该衬底具有在重掺杂硅衬底124的表面上具有外延硅层122，外延硅层122与重掺杂硅衬底124的表面相接触。晶体管100可以包括氮化物层120以及布置在氮化物层120的表面上且与氮化物层120的表面相接触的、由电介质(例如，原硅酸四乙酯或TEOS)形成的基础层118。晶体管100还可以包括：平面化电介质层116，其布置在基础层118的表面上且与基础层118的表面相接触；以及一个或多个层间电介质层114，其布置在平面化电介质层116的表面上且与平面化电介质层116的表面相接触。在一些实施例中，晶体管100还可以包括一个或多个导电插入式接触106，其将金属层112与晶体管100的源极区域108、漏极区域102和另一漏极区域142电耦合。在一些实施例中，插入式接触106可以由钨形成，但是在其他实施例中，插入式接触106可以由任何适合的导电材料形成。金属层112的不同部分可由钝化部104分离。晶体管100还可以包括与本体植入区域126电容耦合的至少两个垂直或侧壁栅极110。垂直栅极110可以包括栅极端子，该栅极端子布置在外延硅层122的顶面上且大致沿着本体植入区域126的至少一个外边缘。通过将硼或任何其他适合的杂质植入外延硅层122中，可以形成本体植入区域126。本体植入区域126可以布置在漏极区域102与另一漏极区域142之间且居中地在外延硅层122的顶部内，并且与源极区域108、漏极区域102和/或漏极区域142电耦合。将氮化物层120与外延硅层122分离的屏蔽层140可以减少栅极110与漏极区域108的耦合。在一些实施例中，晶体管100可构造为横向晶体管、横向功率晶体管、横向射频(RF)功率晶体管、横向双扩散型金属氧化物半导体(LDMOS)器件或某其他类型的器件/晶体管。
在一些实施例中，晶体管100可以具有输出电容以及漂移长度或距离。输出电容可以与金属源极接触(例如，金属层112的与源极区域108耦合的部分)与漏极区域102之间的间距直接相关，漂移长度可以与源极区域108与漏极区域102之间的间距直接相关。如上所述，降低晶体管输出电容可以改善晶体管工作参数，诸如工作频率、带宽、渡越时间或其他参数。因此，降低晶体管输出电容大有裨益。另外，虽然在提供足以使晶体管工作的高击穿电压时涉及到具体的漂移长度，有用的是能够以小于漂移长度的水平距离来实现特定的漂移长度。例如，水平间距的减小会使得半导体晶片上器件密度增加或者具有特定功率额定值的功率晶体管的晶粒尺寸减小。
因此，在一些实施例中，晶体管100可以包括空腔区域128和130，空腔区域配置为减小晶体管输出电容和水平间距(也称为节距)。空腔区域128和130可以布置在外延硅层122内、氮化物层120的下方，以及在源极区域108与漏极区域102(以及在源极区域108的另一侧上的对应的漏极区域142)之间。空腔区域128和130可以具有如图1所示的大致梯形的截面，并且可以填充真空、大气或任何其他适合的气体或介质。在一些实施例中，空腔区域128和130的宽度可以在例如从约3微米到约20微米的范围内，空腔区域的高度可以在例如从约0.5微米到约5微米的范围内。在其他实施例中其他尺寸是可能的。
空腔区域128和130可以通过在晶体管100的金属源极接触与晶体管100的漏极区域之间提供额外的垂直距离来减小晶体管100的输出电容。在不具有空腔区域130的晶体管中，晶体管输出电容可以通过金属层112的金属源极接触部分与外延硅层122之间的距离135来控制。空腔区域130的增加可以增大金属层112与外延层122的顶部之间的垂直分离度，这可以实现距离136增加以及输出电容的相应减小。另外，填充空腔130的真空或气体可以减小金属层112与外延层122的顶部之间的电介质常数，这可以实现输出电容的进一步减小。
空腔区域128和130还可以将晶体管100的有效漂移长度增加两个或更多个尺寸。例如，在不存在空腔区域128的情况下，漂移长度可以对应于源极区域108与漏极区域102之间的距离132。在存在空腔区域128的情况下，载流子(carrier)不能在沿直线(即，沿着距离132)在源极区域108与漏极区域102之间漂移，而是被迫横穿围绕空腔区域128且包括区段L1、L2、L3、L4和L5的路径133。由于区段L2和L4的垂直成分的增加，路径133的距离可以比距离132长。因此，对于较小的水平分离度(例如，距离132)或者对于支持更高击穿电压的相同的水平分离距离，可以实现既定的漂移长度(例如，路径133的距离)。空腔区域128和130可以使漂移长度增加，而不会使得来自漂移区域的输出电容贡献相应地增加。
图2示出了依照本文所描述的至少一些实施例布置的可借以在半导体器件中形成密封气隙的示例的过程200。
过程200图示出如何可以形成密封空腔区域，诸如密封空腔区域128和130。图220描绘了制造过程中晶体管(例如，晶体管100)的部分。晶体管部分可以包括外延层224(类似于外延硅层122)，其布置在重掺杂衬底222(类似于重掺杂硅衬底124)上。两个区域232和234之前已经蚀刻(例如，在各向异性蚀刻工艺中使用羟化四甲铵或TMAH)，然后再填充电介质(例如，二氧化硅)。然后，将表面平面化，掩蔽氮化物层226沉积在平面化的表面上，然后在氮化物层226中蚀刻开口228和230以在区域232和234中露出电介质。
然后，通过开口228和238来蚀刻区域232和234中的电介质而形成空腔区域242和244，如图240所示的。如果区域232和234中的再填充材料为氧化物，则可以利用氢氟酸蚀刻溶液或气体来去除再填充材料。然后，例如，利用低压化学气相沉积(LPCVD)工艺，如图260中所描绘的，用氮化物层268和270来密封空腔区域242和244的露出的表面。相同的LPCVD工艺还可以用氮化物插塞264和266来密封开口228和238。
图3示出了根据本文所描述的至少一些实施例布置的示例的晶体管的侧视图，通过本体区域下方的密封球状空腔来降低输出电容。
根据图3，晶体管300可配置为垂直晶体管、垂直栅极屏蔽型功率晶体管、横向晶体管、横向栅极屏蔽型功率晶体管或者其他类型的晶体管，可以在衬底上制造晶体管300，在重掺杂硅衬底336上具有由例如硅材料制成的外延层334。晶体管300可具有屏蔽层316和基础层312，屏蔽层316覆盖外延硅层334的顶面的至少一部分，基础层312由电介质(例如，原硅酸四乙酯或TEOS)形成且布置在屏蔽层316上。晶体管300还可以具有布置在基础层312上的平面化电介质层310以及布置在平面化电介质层310上的一个或多个层间电介质层308。晶体管300还可以包括源极接触306和栅极接触302，源极接触306和栅极接触302由金属层形成且布置在层间电介质层308上。源极接触306可以配置为与本体植入区域320电耦合，本体植入区域320可通过将硼或任何其他适合的杂质植入外延层334中而形成。在一些实施例中，源极接触306可以在本体植入区域230的顶部通过源极区域338与本体植入区域320耦合。在一些实施例中，源极接触306还可以与屏蔽层316电耦合。
反过来，本体植入区域320可以与外延层334电耦合，外延层334反过来可以与重掺杂硅衬底336电耦合。栅极接触302可配置为与垂直(或侧壁)栅极结构314电耦合。垂直栅极结构314可沿着本体植入区域320的至少一个外边缘布置，可以包括至少两个分离的栅极端子，并且可配置为控制流经本体植入区域320的电流。在一些实施例中，垂直栅极结构314可配置为控制从源极接触306经过本体植入区域320流到重掺杂硅衬底336的电流，重掺杂硅衬底336与外延层334一起可以充当晶体管漏极。在一些实施例中，屏蔽层316可以配置为减少垂直栅极314与外延层334所表示的晶体管漏极之间的耦合。晶体管300可以进一步包括漏极沟槽结构318和330，其位于外延层334的顶部且布置在本体植入区域320的相对侧。漏极沟槽结构318和330可以具有沉积在其侧壁上的导电屏蔽层(类似于屏蔽层316)，并且还可以包括用于器件隔离的沟槽结构324。通过漏极沟槽结构318和330及其侧壁屏蔽层提供的屏蔽层延伸可以通过耗尽(deplete)漏极区域来改善晶体管300的击穿特性。
如上所述，诸如晶体管300的晶体管可以具有与由源极接触306所表示的晶体管源极和由外延层334所表示的晶体管漏极之间的耦合相关联的输出电容。在一些实施例中，本体植入区域320的底部与外延层334之间的耦合可显著地贡献于晶体管300的输出电容。本体植入区域320的底部与外延层334之间的界面的面积的减小可以降低晶体管300的输出电容。
在一些实施例中，可以通过在本体植入区域320下方引入空腔来减小本体植入区域320与外延层334之间的界面面积。因此，晶体管300可以包括布置在本体植入区域320下方且与本体植入区域320的底面的至少部分重叠的大致或大体球状空腔326。球状空腔326可以用不会对晶体管300的输出电容做出显著贡献的本体植入区域320与空腔326本身之间的界面面积来替代本体植入区域320与外延层334之间的界面面积的大部分。而且，球状空腔326可以布置且配置成使得本体植入区域320与外延层334之间的电流328不会受到不利影响。例如，球状空腔326可以布置且定尺寸成使得存在足以用于电流流动328的区域332。
图4描绘了依照本文所描述的至少一些实施例布置的可借以在半导体器件中形成密封球状空腔的示例的过程400。
过程400图示出如何可以形成诸如球状空腔326的密封球状空腔。图420描绘了在制造期间晶体管(例如，晶体管300)的一部分。所描绘的晶体管部分可以包括外延层334、漏极沟槽结构318和330以及本体植入区域320。例如，利用深活性离子蚀刻(DRIE)工艺，可以在本体植入区域320的近似中部蚀刻或以其他方式形成窄沟槽422。在一些实施例中，沟槽422可以具有约0.25至0.5微米的直径或宽度，并且可以具有约2微米至8微米的深度。可以通过作为DRIE工艺的部分或者在另一工艺中沉积的聚合物或其他电介质薄层来保护沟槽422的壁。
随后，可以在沟槽422的底部执行各向同性硅蚀刻以去除本体植入区域320的中央部分、源极区域338的至少部分、本体植入区域320的底部、和/或外延层334的位于本体植入区域320的下方的部分。在一些实施例中，可以使用对硅具有高选择性的蚀刻工艺，例如XeF2(二氟化氙)蚀刻工艺。蚀刻工艺的各向同性本质意味着，蚀刻工艺不具有方向性偏好，因此会使得形成诸如球状空腔326的球状空腔，如图440中所描绘的。可以选择球状空腔326的位置和尺寸以重叠本体植入区域320与外延层334之间的界面面积的大部分从而减小晶体管的总输出电容，如上所述。然后，可以分别用电介质层464和电介质插塞462来密封球状空腔326的表面以及窄沟槽422。在一些实施例中，密封工艺可以包括LPCVD氧化物沉积工艺，如之前所述的。
图5示出了依照本文所描述的至少一些实施例布置的通过去除本体-漏极结区域的平面区域成分来降低输出电容的示例的晶体管的侧视图。
根据图5，晶体管500可类似于晶体管300，类似编号的元件具有大体类似的特性。不同于晶体管300，晶体管500可以包括具有大致T型截面的空腔526，该空腔526布置在本体植入区域320的下方且与本体植入区域320的底面的至少一部分重叠。如同球状空腔326，T型空腔526可以用不对晶体管500的输出电容具有显著贡献的本体区域320与空腔526本身之间的界面面积522来替代本体植入区域320与外延层334之间的界面面积的大部分。T型空腔还可以布置且配置成使得本体植入区域320与外延硅层334之间的电流328不会受不利影响。例如，T型空腔526可以布置且定尺寸为使得存在足以使电流流动328的区域332。在一些实施例中，T型空腔526的顶部可以具有大致等于本体植入区域320的宽度的宽度。
图6描绘了依照本文所描述的至少一些实施例布置的可以借以在半导体器件中去除本体-漏极结区域的平面区域成分的示例的过程。
过程600图示出如何通过去除平面区域成分来形成诸如T型空腔526的T型空腔。图620描绘了在制造期间晶体管(例如，晶体管500)的部分。所描绘的晶体管部分可以包括外延层334、漏极沟槽结构318和330，以及本体植入区域320。例如，在热退火工艺之后利用掩蔽氧气植入工艺在外延层334中制成隐埋氧化物区域622。在一些实施例中，可以在晶体管制造工艺一开始就制成隐埋氧化物区域622。
随后，在晶体管制造工艺几乎结束时，晶体管衬底可以进行薄化，从衬底的背面到隐埋氧化物区域622蚀刻出窄沟槽644，如图640中所描绘的。在一些实施例中，背面蚀刻工艺可涉及到利用如上文图4中所描述的DRIE工艺来翻动包括晶体管的晶片和蚀刻窄沟槽644。例如，通过在气相或任何其他适合的蚀刻工艺中使用氢氟酸，隐埋氧化物区域622随后可穿过沟槽644向远处蚀刻，得到如图660中所示的水平空腔662。然后，可以通过从衬底背面施加的电介质插塞682的沉积来密封沟槽644，如图680中所示。在一些实施例中，可以利用氧化物等离子增强化学气相沉积(PECVD)工艺来施加电介质插塞682。
图7示出了依照本文所描述的至少一些实施例布置的示例的晶体管的侧视图，通过去除晶体管的漏极区域的不贡献于电流流动的区域来降低输出电容，该区域诸如为漏极阱的尖锐角部。
根据图7，晶体管700可以类似于晶体管300，类似标记的元件具有大致相似的特性。不同于晶体管300，晶体管700可不具有诸如球状空腔326的球状空腔，而是可具有带圆角或曲面角742和744的漏极沟槽结构318和330。如上所述，漏极沟槽结构318和330及其侧壁屏蔽层可以通过耗尽漏极区域来改善晶体管700的击穿特性。然而，如果漏极沟槽结构318和330的角部不是圆的或曲面的，则漏极沟槽结构318和330的角部会由于高的曲率半径而经过相对高的电场，并且可使得晶体管700的击穿特性降级。另外，外延硅层334的存在于漏极沟槽结构318和330的一些角部例如角部742(如果不是圆的或曲面的)处的部分会由于侧壁屏蔽层与源极接触306的电耦合而贡献于晶体管700的输出电容。
因此，漏极沟槽结构318和330的角部，例如角部742和744，可以在晶体管700制造过程中被修圆。漏极沟槽结构318和330可以通过首先利用例如掩蔽活性离子蚀刻(RIE)工艺或基于TMAH的各向异性蚀刻工艺从外延硅层334中蚀刻出沟槽而形成。在用电介质填充之前，蚀刻的沟槽可以在氢气氛中退火，这会导致硅原子迁移而远离高曲率区域(例如，对应于角部742和744的沟槽角部)。硅迁移可以减小沟槽角部的曲率半径，将它们修圆成为曲面。结果，由于在工作期间角部742和744会受到相对低的电场，可以改善晶体管700的击穿特性。角部742的修圆会使得硅原子迁移而远离外延硅层334的位于角部742的部分，还会使得晶体管700的输出电容降低。
图8示出了依照本文所描述的至少一些实施例布置的示例的晶体管的侧视图，通过用电介质填充角部来去除漏极阱的尖锐角部，降低输出电容。
根据图8，晶体管800可以类似于晶体管700，类似标记的元件具有大致类似的特性。除了漏极沟槽角部828(对应于漏极沟槽角部742)的修圆之外，氧化物插塞852可以形成在修圆后的漏极沟槽角部828上。氧化物插塞852可以提供外延硅衬底334与屏蔽层316的平面部分的部分之间的进一步分离，使得与晶体管700相比进一步降低晶体管800的输出电容。在一些实施例中，氧化物插塞可以不形成在修圆的漏极沟槽角部854(对应于角部744)处。
可以利用任何适合的方法来形成氧化物插塞852。在一些实施例中，可以利用保形氧化物沉积工艺来形成氧化物插塞852。如上所述，可以通过首先利用掩蔽蚀刻工艺从外延硅层334中蚀刻出沟槽来形成漏极沟槽结构318和330。在掩蔽蚀刻工艺完成之后，掩蔽层可以留在衬底上，氢气退火工艺可以如图7所描述那样执行以将沟槽的角部修圆。在一些实施例中，氢气退火工艺会使得沟槽的位于掩蔽层边缘下方的角部(例如，对应于角部828的沟槽角部)后退远离掩蔽层边缘。随后，可以使用保形氧化物沉积工艺来将保形氧化物层沉积到蚀刻和退火后的沟槽上。保形氧化物沉积工艺可以使得保形氧化物在沟槽的在氢气退火工艺期间后退远离掩蔽层的角部处沉积到掩蔽层下方。然后，氧化物蚀刻可用来去除露出的保形氧化物，并且可以使得在沟槽角部处沉积在掩蔽层下方的氧化物完整，形成诸如氧化物插塞852的氧化物插塞。
图9示出了依照本文所描述的至少一些实施例布置的对于具有降低的输出电容的晶体管的示例的制造系统。
制造系统900可以包括控制器902，控制器902可以经由一个或多个通信链路912与沉积/生长模块906、去除/蚀刻模块908和掺杂模块910通信耦合。在一些实施例中，通信链路912可以经由一个或多个网络904来取路径。
在一些实施例中，控制器902可配置为引导沉积/生长模块906、去除/蚀刻模块908和掺杂模块910中的一个或多个模块的操作或者使得沉积/生长模块906、去除/蚀刻模块908和掺杂模块910中的一个或多个模块的操作被引导。例如，控制器902可以引导模块906、908和910或者使模块906、908和910被引导以实施一个或多个制造配方，其中每个制造配方可以包括与如上所述具有降低输出电容的半导体器件的制造相关联的一个或多个制造操作。
沉积/生长模块906可以配置为实施沉积/生长制造操作，诸如电介质生长或沉积、金属沉积、多晶硅沉积和/或适合于半导体器件制造的任何材料的沉积/生长。在一些实施例中，沉积/生长模块906还可以配置为实施材料的热处理或退火。去除/蚀刻模块908可配置为实施材料去除/蚀刻制造操作，诸如电介质去除/蚀刻、金属去除/蚀刻、衬底去除/蚀刻、掩蔽/保护层去除、衬底平面化或适合于器件制造的任何其他材料去除工艺。在一些实施例中，沉积/生长模块906和/或去除/蚀刻模块908可配置为实施光刻操作，诸如掩蔽层沉积/去除、掩蔽层图案化、掩蔽层图案显影或者用于器件制造的任何其他适合的光刻或图案化工艺。
掺杂模块910可配置为实施离子植入操作，诸如形成源极、漏极或其他活性区域的植入，形成本体区域的植入、形成隐埋氧化物层的植入或者适合于器件制造的任何其他适合的掺杂或离子植入操作。
图10示出了依照本文所描述的至少一些实施例布置的可实现用于具有降低输出电容的晶体管的制造系统的控制器或者作为用于具有降低输出电容的晶体管的制造系统的控制器操作的示例的计算设备。
例如，计算设备1000可以用作控制如本文所描述的功率晶体管的制造的控制器(例如，控制器902)。在示例的基本配置1002中，计算设备1000可以包括一个或多个处理器1004和系统存储器1006。存储器总线1008可用于处理器1004与系统存储器1006之间通信。在图10中通过内虚线内的那些组件图示出基本配置1002。
根据所需的配置，处理器1004可以是任意类型，包括但不限于微处理器(μP)、微控制器(μC)、数字信号处理器(DSP)或其任意组合。处理器1004可以包括诸如级别一超高速缓存1012的一级或多级超高速缓存、处理器核1014和寄存器1016。示例的处理器核1014可以包括算术逻辑单元(ALU)、浮点单元(FPU)、数字信号处理核(DSPCore)或其任意组合。示例的存储器控制器1018还可与处理器1004一起使用，或者在一些实施方式中，存储器控制器1018可以是处理器1004的内部部件。
根据所需的配置，系统存储器1006可以是任意类型，包括但不限于易失性存储器(诸如RAM)、非易失性存储器(诸如ROM、闪存等)或其任意组合。系统存储器1006可以包括操作系统1020、制造应用1022以及程序数据1024。制造应用1022可以包括控制制造模块(例如，沉积/生长模块906、去除/蚀刻模块908和/或掺杂模块910)且与制造模块通信以制造出如本文所描述的晶体管的控制模块1026和通信模块1027。程序数据1024可以包括如本文所描述的制造数据1028等，以及其他数据。
计算设备1000可具有附加的特征或功能，以及附加的接口以便于基本配置1002与任何所需的设备和接口之间的通信。例如，总线/接口控制器1030可用于便于基本配置1002与一个或多个数据存储设备1032之间经由存储接口总线1034的通信。数据存储设备1032可以是一个或多个可移除存储设备1036、一个或多个非可移除存储设备1038或者其组合。可移除存储设备和非可移除存储设备的示例包括诸如软盘驱动器和硬盘驱动器(HDD)的磁盘设备、诸如压缩盘(CD)驱动器或数字多功能盘(DVD)驱动器的光盘驱动器、固态驱动器(SSD)和磁带驱动器，仅列举了几个。示例的计算机存储介质可以包括以用于诸如计算机可读指令、数据结构、程序模块或其它数据的信息的存储的任何方法或技术实现的易失性和非易失性的介质以及可移除和非可移除的介质。
系统存储器1006、可移除存储设备1036和非可移除存储设备1038是计算机存储介质的示例。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其它存储器技术、CD-ROM、数字多功能盘(DVD)、固态驱动器或其它光学存储设备、磁盒、磁带、磁盘存储设备或其它磁存储设备、或者可用于存储所需信息并且可由计算设备1000访问的任何其它介质。任意这样的计算机存储介质可以是计算设备1000的部件。
计算设备1000还可以包括接口总线1040，该接口总线用于方便从各接口设备(例如，一个或多个输出设备1042、一个或多个外围设备接口1044和一个或多个通信设备1066)经由总线/接口控制器1030到基本配置1002的通信。一些示例的输出设备1042包括图形处理单元1048和音频处理单元1050，其可配置为经由一个或多个A/V端口1052与诸如显示器或扬声器的各外部设备通信。一个或多个示例的外围设备接口1044可以包括串行接口控制器1054或并行接口控制器1056，其可配置为经由一个或多个I/O端口1058与诸如输入设备(例如，键盘、鼠标、笔、语音输入设备、触摸输入设备等)或其它外围设备(例如，打印机、扫描仪等)的外部设备通信。示例的通信设备1066包括网络控制器1060，其可布置成便于经由一个或多个通信端口1064通过网络通信链路与一个或多个其他计算设备1062的通信。一个或多个其他计算设备1062可以包括数据中心中的服务器、消费电子装备和类似设备。
网络通信链路可以是通信介质的一个示例。通信介质通常可通过计算机可读指令、数据结构、程序模块或诸如载波或其它传输机制的调制数据信号中的其它数据来具体化，并且可以包括任何信息输送介质。“调制数据信号”可以是使得其特性中的一个或多个以将信号中的信息编码的方式设定或改变的信号。通过举例而不是限制的方式，通信介质可以包括诸如有线网络或直接线连接的有线介质，以及诸如声波、射频(RF)、微波、红外(IR)和其它无线介质的无线介质。如本文所使用的术语计算机可读介质可以包括存储介质和通信介质两者。
计算设备1000可以实现为通用或专用服务器、主机或者包括任何上述功能的类似计算机的部分。计算设备1000还可以实现为既包括膝上型计算机又包括非膝上型计算机配置的个人计算机。
图11示出了依照本文所描述的至少一些实施例布置来制造示例的具有密封气隙的晶体管的工艺的流程图。
示例的方法可以包括如框1122、1124、1126、和/或1128中的一个或多个图示的一个或多个操作、功能或动作，并且在一些实施例中可以通过诸如图11中的计算设备1110的计算设备来实施。框1122-1128中所描述的操作还可以响应于通过计算设备1110执行存储在诸如计算设备1110的计算机可读介质1120的计算机可读介质上的计算机可执行指令而由设备、模块和/或其他组件来实施。可以实施其他执行公开方法的方式。为图示说明的原因，图11所描绘的方法将在此结合计算设备1110(例如，实现为控制器)实施所描绘操作或者使所描绘操作被实施来进行说明。在结合图11以及本申请中的其他图所图示的和描述的方法的实施例中，所描述的操作无需按所示的精确的次序来执行。可以按任何适合的次序或方式来添加、组合、去除和/或修改各操作。
制造具有密封气隙的晶体管的示例的过程可开始于框1122，“在衬底中蚀刻空腔，用氧化物填充空腔，平面化，以及沉积氮化物层”。在框1122中，控制器(例如，控制器902)可以使沉积/生长模块(例如，模块906)和去除/蚀刻模块(例如，模块908)首先在衬底中蚀刻出一个或多个空腔，然后用氧化物填充蚀刻的空腔，如上文图2中所描述的。随后，控制器可以使得去除/蚀刻模块将衬底平面化，然后使沉积/生长模块将氮化物层沉积在衬底上，同样如上文图2中所描述的。
框1122之后可以是框1124，“在填充空腔的上方在氮化物中蚀刻开口”，其中控制器可以使去除/蚀刻模块在框1122中填充的空腔上方在沉积氮化物层中蚀刻开口，如上文图解220中所描述的。
框1124之后可以是框1126，“通过氮化物开口蚀刻空腔中的氧化物”，其中控制器可使去除/蚀刻模块通过形成在氮化物层中的开口蚀刻空腔中的氧化物，如上文图解240中所描述的。
框1126之后可以是框1128，“用氮化物密封氮化物开口和空腔表面”，其中控制器可使沉积/生长模块用氮化物覆盖空腔的内表面以及用氮化物插塞塞住形成于氮化物层中的开口，如上文图解260中所描述的。
图12示出了依照本文所描述的至少一些实施例布置的用来制造具有球状空腔的示例的晶体管的过程的流程图。
示例的方法可以包括如框1222、1224、和/或1226中的一个或多个图示的一个或多个操作、功能或动作，并且在一些实施例中可以通过诸如图12中的计算设备1100的计算设备来实施。框1222-1226中所描述的操作还可以响应于通过计算设备1110执行存储在诸如计算设备1110的计算机可读介质1120的计算机可读介质中的计算机可执行指令而由设备、模块和/或其他组件来实施。可以实施其他执行公开方法的方式。为图示说明的原因，图12所描绘的方法将在此结合计算设备1110(例如，实现为控制器)实施所描绘操作或者使所描绘操作被实施来进行说明。
制造具有球状空腔的晶体管的示例的过程可开始于框1222，“将窄沟槽蚀刻到衬底中”。在框1222中，控制器(例如，控制器902)可使去除/蚀刻模块(例如，模块908)将窄沟槽蚀刻到衬底外延层中，如上文图解420中所描述的。在一些实施例中，去除/蚀刻模块可以利用DRIE工艺来蚀刻窄沟槽，并且可以在本体植入区域的近似中部蚀刻窄沟槽，如上文所述。
框1222之后可以是框1224，“在窄沟槽中实施各向同性衬底蚀刻以形成大致球状空腔”，其中控制器可以使去除/蚀刻模块在窄沟槽底部实施各向异性蚀刻过程以在衬底外延层中形成大致球状空腔，如上文图解440中所描述的。在一些实施例中，如上所述，去除/蚀刻模块可以使用对于硅具有高度选择性的XeF2蚀刻工艺。
框1224之后可以是框1226，“用氮化物密封窄沟槽和球状空腔”，其中控制器可以使沉积/生长模块(例如，模块906)来覆盖球状空腔的内表面以及用氮化物密封窄沟槽，如上文图解460中所描述的。
图13示出了依照本文所描述的至少一些实施例布置的通过去除平面区域成分来制造示例的晶体管的过程的流程图。
示例的方法可以包括如框1322、1324、1326和/或1328中的一个或多个图示的一个或多个操作、功能或动作，并且在一些实施例中可以由诸如图13中的计算设备1110的计算设备来实施。框1322-1328中所描述的操作还可以响应于由计算设备1110执行存储在诸如计算设备1110的计算机可读介质1120的计算机可读介质中的计算机可执行指令而由设备、模块和/或其他组件来实施。可以实施其他执行公开方法的方式。为图示说明的原因，图13所描绘的方法将在此结合计算设备1110(例如，实现为控制器)实施所描绘操作或者使所描绘操作被实施来进行说明。
通过去除平面区域成分来制造晶体管的示例的过程可开始于框1322，“在衬底中形成隐埋氧化物”。在框1322中，控制器(例如，控制器902)可以使掺杂模块(例如，模块910)在衬底外延层中形成隐埋氧化物层，如上文图解620中所描述的。在一些实施例中，掺杂模块可以例如离子轰击将氧气植入外延层中，然后可以将外延层退火以将植入的氧气变换成氧化物。
框1322之后可以是框1324，“从衬底背面到隐埋氧化物蚀刻沟槽”，其中控制器可以使去除/蚀刻模块(例如，模块908)从衬底的露出的背面到隐埋氧化物层蚀刻出沟槽，如上文在图解640中所描述的。在一些实施例中，去除/蚀刻模块可以利用如上所述的DRIE工艺来蚀刻背面沟槽。在一些实施例中，其他器件制造步骤可以落在框1322与框1324之间。例如，框1322可以接近器件制造过程开始而发生，框1324可以接近器件制造过程结束而发生。
框1324之后可以是框1326，“蚀刻隐埋氧化物”，其中控制器可以使去除/蚀刻模块通过在框1324中蚀刻的沟槽来蚀刻隐埋氧化物层，如上文在图解660中所描述的。在一些实施例中，去除/蚀刻模块可以利用如上所述的蒸汽气相氢氟酸蚀刻工艺来蚀刻隐埋氧化物层。
框1326之后可以是框1328，“用氧化物密封沟槽开口”，其中控制器可以使沉积/生长模块(例如，模块906)来用氧化物密封背面沟槽的开口，如上文在图解680中所描述的。在一些实施例中，沉积/生长模块可以利用如上所述的PECVD工艺来密封开口。
图14示出了依照本文所描述的至少一些实施例布置的制造具有降低输出电容的示例的晶体管的过程的流程图。
示例的方法可以包括如框1422、1424、1426和/或1428中的一个或多个图示的一个或多个操作、功能或动作，并且在一些实施例中可以通过诸如图14中的计算设备1110的计算设备来实施。框1422-1428中所描述的操作还可以响应于由计算设备1110执行存储在诸如计算设备1110的计算机可读介质1120的计算机可读介质中的计算机可执行指令而由设备、模块和/或其他组件来实施。可以实施其他执行公开方法的方式。为图示说明的原因，图14所描绘的方法将在此结合计算设备1110(例如，实现为控制器)实施所描绘操作或者使所描绘操作被实施来进行说明。
制造具有降低输出电容的晶体管的示例的过程可开始于框1422，“在衬底中蚀刻漏极沟槽”，其中控制器(例如，控制器902)可以使去除/蚀刻模块(例如，模块908)在衬底外延层中蚀刻漏极沟槽，如上所述。在一些实施例中，去除/蚀刻模块可以利用掩蔽RIE工艺或基于掩蔽TMAH的各向异性蚀刻工艺来蚀刻漏极沟槽。
框1422之后可以是框1424，“在氢气氛中退火以对角部修圆”，其中控制器可以使沉积/生长模块(例如，模块906)在氢气氛中对漏极沟槽退火，如上所述，从而由于硅原子迁移而使沟槽角部修圆。
在一些实施例中，框1424之后可以是任选的框1426(以虚线图示出)，“沉积氧化物以塞住修圆的沟槽角部”，其中控制器可以使沉积/生长模块在一些修圆沟槽角部处形成氧化物插塞，如上所述。在一些实施例中，沉积/生长模块可以利用保形氧化物沉积工艺来形成氧化物插塞，如上文在图8中所描述的。
在执行任选的框1426的实施例中，框1126之后可以是任选的框118(以虚线描绘)，“蚀刻露出的氧化物”，其中控制器可以使去除/蚀刻模块蚀刻在任选的框1426中沉积且也露出的任何氧化物。在一些实施例中，在修圆的沟槽角部处的氧化物插塞可以沉积在用于在框1422中蚀刻漏极沟槽的预先存在的掩蔽层下方，因此不会露出而被去除，如上所述。
根据一些示例，描述了半导体器件。示例的半导体器件可以包括衬底、与衬底表面相接触的外延层、与外延层的表面相接触的氮化物层、在外延层的顶部内的本体区域、在外延层的顶部内的源极区域以及在外延层内的漏极区域。源极区域可以与本体区域电耦合，外延层可以包括在漏极区域与本体区域之间、在氮化物层下方的空腔区域，使得在漏极区域与源极区域之间的平面漂移距离增加两个或更多空腔区域的尺寸。
根据一些实施例，半导体器件可以进一步包括与氮化物层相接触的氧化物层、与氧化物层相接触的电介质层、与电介质层相接触的一个或多个层间电介质层以及接触层。接触层的第一部分可以与源极区域相接触，使得漏极区域与接触层的第一部分之间的距离增加空腔区域的垂直尺寸。半导体器件可以进一步包括在外延层内的另一漏极区域以及在氮化物层之间的另一空腔区域，其中本体区域居中地位于漏极区域与另一漏极区域之间、在外延层的顶部内。接触层可以进一步包括与漏极区域相接触的第二部分和与另一漏极区域相接触的第三部分，其中第一部分、第二部分和第三部分可以由钝化层分离。
根据其他实施例，空腔区域的宽度可以在约3微米至约20微米的范围内。空腔区域的高度可以在从约0.5微米至约5微米的范围内。空腔区域可以具有大致梯形形状。半导体器件可以为横向晶体管、横向功率晶体管、横向射频(RF)功率晶体管或横向双扩散型金属氧化物半导体(LDMOS)。
根据其他示例，描述了制造半导体器件的方法。示例的方法可以包括：在衬底上形成外延区域，在外延层内形成两个漏极区域，在两个漏极区域之间在外延层的顶部内形成本体区域，以及在外延层的顶部内形成源极区域，其中源极区域与本体区域电耦合。该方法可以进一步包括：形成与外延层的顶面相接触的氮化物层，以及形成基本位于本体区域与两个漏极区域之间且在氮化物层下方的两个空腔区域，使得两个漏极区域与源极区域之间的平面漂移距离增加两个或更多空腔区域的尺寸。
根据一些实施例，该方法可以进一步包括：形成与氮化物层相接触的氧化物层，形成与氧化物层相接触的电介质层，形成与电介质层相接触的一个或多个层间电介质层，以及形成接触层。接触层的第一部分可以与源极区域相接触，使得两个漏极区域与接触层的第一部分之间的距离增加两个空腔区域的垂直尺寸。该方法可以进一步包括大致沿着本体区域的至少一个外边缘在外延层的顶面上形成两个垂直栅极端子。
根据另外的示例，描述了一种半导体器件。示例的半导体器件可以包括衬底、与衬底的顶面相接触的外延层、衬底中的漏极层、在外延层的顶部内的本体区域，以及在本体区域的顶部内的源极区域。半导体器件可以进一步包括大致沿着本体区域的至少一个外边缘的垂直栅极结构以及在外延层和本体区域底部内的大致球状的空腔区域。空腔区域可配置为在减小对经过本体区域的电流流动影响或者对经过本体区域的电流流动基本无影响的情况下降低本体区域对半导体器件的输出电容的贡献。
根据一些实施例，半导体器件可以进一步包括：两个沟槽，填充有电介质材料且在外延层顶部中位于本体区域相对侧；以及导电屏蔽层，其基本上覆盖外延层的顶面和至少一个沟槽。半导体器件可以进一步包括：与屏蔽层相接触的氧化物层、与氧化物层相接触的电介质层、与电介质层相接触的一个或多个层间电介质层以及接触层。接触层的第一部分可以与栅极结构相接触，接触层的第二部分可以与源极区域和屏蔽层相接触。
根据其他的实施例，可以在顶部用电介质材料来密封空腔区域。空腔区域的直径可以在从约1微米到约4微米的范围内。半导体器件可以为垂直晶体管、垂直栅极屏蔽型功率晶体管、横向晶体管或横向栅极屏蔽型功率晶体管。
根据另外的示例，描述了制造半导体器件的方法。示例的方法可以包括：在衬底的顶面上形成外延区域，在衬底中形成漏极层，在外延层的顶部内形成本体区域，以及形成大致沿着本体区域的至少一个外边缘的垂直栅极结构。该方法可以进一步包括：在本体区域的顶部内形成源极区域，以及在外延层和本体区域的底部内形成大致球状的空腔区域。空腔区域可配置为在减小对经过本体区域的电流流动的影响的情况下降低本体区域对半导体器件输出电容的贡献。
根据一些实施例，该方法可以进一步包括：在外延层的顶部内、本体区域的相对侧上形成两个沟槽，用电介质材料填充沟槽，以及形成大致覆盖外延层的顶面和至少一个沟槽的导电屏蔽层。该方法可以进一步包括：形成与屏蔽层相接触的氧化物层，形成与氧化物层相接触的电介质层，形成与电介质层相接触的一个或多个层间电介质层，以及形成接触层。接触层的第一部分可以与栅极结构相接触，接触层的第二部分可以与源极区域和屏蔽层相接触。
根据其他的实施例，形成空腔区域可以包括：去除本体区域和源极区域的中央部分以形成窄沟槽，以及通过窄沟槽去除本体区域的底部和外延层的位于本体区域下方的部分。去除本体区域和源极区域的中央部分可以包括利用XeF2蚀刻来蚀刻本体区域和源极区域的中央部分。去除本体区域的底部和外延层的位于本体区域下方的部分可以包括：利用XeF2蚀刻来蚀刻本体区域的底部和外延层的所述部分。该方法可以进一步包括：用电介质材料密封球状空腔区域的顶部，和/或用氧化物材料来密封球状空腔区域的内表面。
根据一些示例，描述了一种半导体器件。示例的半导体器件可以包括衬底、与衬底的顶面相接触的外延层、衬底中的漏极层、在外延层的顶部内的本体区域，以及在本体区域顶部内的源极区域。半导体器件可以进一步包括大致沿着本体区域的至少一个外边缘的垂直栅极结构以及在外延层和本体区域底部内的大致T型的空腔区域。空腔区域可配置为在减小对经过本体区域的电流流动的影响的情况下降低本体区域对半导体器件输出电容的贡献。
根据一些实施例，半导体器件可以进一步包括：两个沟槽，其中填充有电介质材料且在外延层顶部中位于本体区域的相对侧；导电屏蔽层，其基本覆盖外延层的顶面和至少一个沟槽；以及与屏蔽层相接触的氧化物层。半导体器件可以进一步包括与氧化物层相接触的电介质层、与电介质层相接触的一个或多个层间电介质层以及接触层。接触层的第一部分可以与栅极结构相接触，接触层的第二部分可以与源极区域和屏蔽层相接触。
根据其他的实施例，空腔区域的顶部的宽度可以基本等于本体区域的宽度。空腔区域的顶部的宽度可以在从约1微米到约10微米的范围内。空腔底部的长度可以在从约1微米到约200微米的范围内。空腔的底部的宽度可以在从约1微米到约10微米的范围内。
根据其他的示例，描述了制造半导体器件的方法。示例的方法可以包括：在衬底的顶面上形成外延区域，在衬底中形成漏极层，在外延层的顶部内形成本体区域，以及形成大致沿着本体区域的至少一个外边缘的垂直栅极结构。该方法可以进一步包括：在本体区域的顶部内形成源极区域，以及在外延层和本体区域的顶部内形成大致T型的空腔区域。空腔区域可配置为在减小对经过本体区域的电流流动的影响的情况下降低本体区域对半导体器件输出电容的贡献。
根据一些实施例，形成空腔区域可以包括：形成贯通外延层和衬底的窄沟槽，其中窄沟槽接触氧化物区域的底面，通过窄沟槽去除氧化物区域，以及用电介质材料来密封窄沟槽的贯通外延层和衬底的部分。形成空腔区域可以进一步包括：通过翻动包括半导体器件的晶片来采用背面处理。
根据其他的实施例，该方法可以进一步包括：在外延层的顶部内形成位于本体区域相对侧的两个沟槽，用电介质材料填充沟槽，以及形成大致覆盖外延层的顶面和至少一个沟槽的导电屏蔽层。该方法可以进一步包括：形成与屏蔽层相接触的氧化物层，形成与氧化物层相接触的电介质层，形成与电介质层相接触的一个或多个层间电介质层，以及形成接触层。接触层的第一部分可以与栅极结构相接触，接触层的第二部分可以与源极区域和屏蔽层相接触。该方法可以进一步包括：用氧化物材料来密封空腔区域的内表面。
根据另外的示例，描述了一种半导体器件。示例的半导体器件可以包括衬底、与衬底顶面相接触的外延层、在衬底中的漏极层、在外延层的顶部内的本体区域，以及在本体区域顶部内的源极区域。半导体器件可以进一步包括大致沿着本体区域的至少一个外边缘的垂直栅极结构以及在外延层顶部中位于本体区域相对侧的两个沟槽。沟槽可以填充有电介质材料，两个沟槽中的至少一个沟槽的角部可以修圆以在减小对经过本体区域的电流流动的影响的情况下降低本体区域对半导体器件输出电容的贡献。
根据一些实施例，半导体器件可以进一步包括：导电屏蔽层，其基本覆盖外延层的顶面和至少一个沟槽；与屏蔽层相接触的氧化物层；与氧化物层相接触的电介质层；与电介质层相接触的一个或多个电介质层；以及接触层。接触层的第一部分可以与栅极结构相接触，接触层的第二部分可以与源极区域和屏蔽层相接触。两个沟槽中的至少一个沟槽的角部可以通过去除外延层的围绕角部的部分和/或通过将氧化物材料沉积到外延层的位于角部之外的部分来进行修圆。
根据另外的示例，描述了制造半导体器件的方法。示例的方法可以包括：在衬底顶面上形成外延区域，在衬底中形成漏极层，在外延层顶部内形成本体区域，以及形成大致沿着本体区域的至少一个外边缘的垂直栅极结构。该方法可以进一步包括：在本体区域的顶部内形成源极区域，以及在外延层的顶部内在本体区域相对侧上形成两个沟槽。该方法可以进一步包括：用电介质材料填充沟槽，以及将两个沟槽中的至少一个沟槽的角部修圆以在减小对经过本体区域的电流流动的影响的情况下降低本体区域对半导体器件输出电容的贡献。
根据一些实施例，该方法可以进一步包括：形成大致覆盖外延层顶面和至少一个沟槽的导电屏蔽层；形成与屏蔽层相接触的氧化物层；以及形成与氧化物层相接触的电介质层。该方法可以进一步包括：形成与电介质层相接触的一个或多个层间电介质层，以及形成接触层。接触层的第一部分可以与栅极结构相接触，接触层的第二部分可以与源极区域和屏蔽层相接触。将角部修圆可以包括：去除外延层的围绕角部的部分，和/或将氧化物材料沉积到外延层的在角部之外的部分。
可以通过硬件、软件或硬件和软件(或者存储在非暂态计算机可读存储介质且能够由一个或多个处理器执行的其他计算机可读指令)的组合来实现各个实施例；硬件或软件的使用通常是(但并不总是，因为在一些背景下硬件和软件之间的选择会变得重要)表示成本相对于效率权衡的设计选择。存在各种可以实现本文所描述的过程和/或系统和/或其它技术的媒介物(例如，硬件、软件和/或固件)，并且优选的媒介物将随着部署过程和/或系统和/或其它技术的背景而变化。例如，如果实施者判定速度和精度重要，则实施者可以选择主硬件和/或固件媒介物；如果灵活性重要，则实施者可以选择主软件实现；或者，另外可选地，实施者可以选择硬件、软件和/或固件的一些组合。
前面的详细说明已经通过框图、流程图和/或示例阐述了设备和/或过程的各个实施例。在这些框图、流程图和/或示例包含一项或多项功能和/或操作的程度上，可以通过各种各样的硬件、软件、固件或实际上其任意组合来单独地和/或统一地实现这些框图、流程图或示例内的每项功能和/或操作。在一个实施例中，本文所描述的主题的多个部分可经由专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)或其它集成格式来实现。然而，在本文公开的实施例的一些方案可以整体地或部分地等同地实现为集成电路、在一个或多个计算机上运行的一个或多个计算机程序(例如，实现为在一个或多个计算机系统上运行的一个或多个程序)、在一个或多个处理器上运行的一个或多个程序(例如，实现为在一个或多个微处理器上运行的一个或多个程序)、固件、或实际上其任意组合，并且根据本公开的内容，设计电路和/或编写用于软件和/或固件的代码将在本领域技术人员的技能范围内。
本公开不受在本申请中所描述的特定实施例限制，这些特定实施例意在为各个方案的示例。本领域技术人员显而易见的是，能够进行各种改进和变型，而不偏离其精神和范围。根据前面的说明，除了本文列举的那些之外，在本公开范围内的功能上等同的方法和装置对于本领域技术人员而言将是显而易见的。旨在这些改进方案和变型例落在随附权利要求书的范围内。连同这些权利要求书所给予权利的等同方案的整个范围内，本公开仅受随附权利要求书限制。而且，本文所使用的术语仅是为了描述特定实施例的目的，而不意在限制。
另外，本文所描述的主题的机制能够以各种形式分布为程序产品，并且本文所描述的主题的示例性实施例适用，无论实际上用于实际上实施分布的特定类型的信号承载介质如何。信号承载介质的示例包括但不限于以下：可记录型介质，诸如软盘、硬盘驱动器、压缩盘(CD)、数字多功能盘(DVD)、数字带、计算机存储器等；以及传输型介质，诸如数字和/或模拟通信介质(例如，光纤电缆、波导、有线通信链路、无线通信链路等)。
本领域技术人员将理解的是，在本领域内常见的是以本文阐述的方式来描述设备和/或过程，此后利用工程实践将这些所描述的设备和/或过程集成到数据处理系统中。也即，本文所描述的设备和/或过程的至少一部分可以通过合理量的实验而集成到数据处理系统中。数据处理系统包括如下中的一种或多种：系统单元壳体、视频显示设备、诸如易失性和非易失性存储器的存储器、诸如微处理器和数字信号处理器的处理器、诸如操作系统的计算实体、驱动器、图形用户接口、和应用程序、诸如触摸板或触摸屏的一个或多个交互设备、和/或包括反馈环和控制电动机(例如，用于移动和/或调整组件和/或量的控制电动机)的控制系统。
数据处理系统可利用任何适合的商业上提供的部件来实现，诸如在数据计算/通信和/或网络计算/通信系统中常见的部件。本文所描述的主题有时说明了包含在不同的其它组件内的不同组件或与不同的其它组件连接的不同组件。这些所描绘的体系结构仅是示例性的，并且实际上可以实施实现相同功能的许多其它体系结构。在概念意义上，实现相同功能的任何组件的布置有效地“关联”，使得实现期望功能。因此，在此处组合以实现特定功能的任何两个部件可视为彼此“关联”，使得实现期望功能，无论体系结构或中间组件如何。同样，任意两个如此关联的组件还可视为彼此“可操作地连接”、或“可操作地耦合”以实现期望的功能，并且能够如此关联的任意两个组件还可视为彼此“能够可操作地耦合”以实现期望功能。能够可操作耦合的具体示例包括但不限于能够物理上连接和/或物理交互的组件和/或能够无线交互和/或无线交互的组件和/或逻辑上交互和/或能够逻辑上交互的组件。
关于本文中基本上任何复数和/或单数术语的使用，本领域技术人员能够根据上下文和/或应用适当地从复数变换成单数和/或从单数变换成复数。为了清晰的目的，本文中明确地阐明了各单数/复数的置换。
本领域技术人员将理解，一般地，本文所使用的术语，尤其是随附权利要求(例如，随附权利要求的主体)中所使用的术语，通常意在为“开放式”术语(例如，术语“包括”应当解释为“包括但不限于”，术语“具有”应解释为“至少具有”，术语“包括”应解释为“包括但不限于”，等等)。本领域技术人员还理解，如果意图表达引导性权利要求记述项的具体数量，该意图将明确地记述在权利要求中，并且在不存在这种记述的情况下，不存在这样的意图。例如，为辅助理解，下面的随附权利要求可能包含了引导性短语“至少一个”和“一个或多个”的使用以引导权利要求记述项。然而，这种短语的使用不应解释为暗指不定冠词“一(a)”或“一个(an)”引导权利要求记述项将包含该所引导的权利要求记述项的任何特定权利要求局限于仅包含一个该记述项的实施例，即使当同一权利要求包括了引导性短语“一个或多个”或“至少一个”以及诸如不定冠词“一”或“一个”的(例如，“一”和/或“一个”应当解释为表示“至少一个”或“一个或多个”)；这同样适用于对于用于引导权利要求记述项的定冠词的使用。另外，即使明确地记述了被引导的权利要求记述项的具体数量，本领域技术人员将理解到这些记述项应当解释为至少表示所记述的数量(例如，没有其它修饰语的裸记述“两个记述项”表示至少两个记述项或两个以上的记述项)。
此外，在使用类似于“A、B和C等中的至少一个”的惯用法的那些实例中，通常这样的构造旨在表达本领域技术人员理解该惯用法的含义(例如，“具有A、B和C中的至少一个的系统”将包括但不限于仅具有A、仅具有B、仅具有C、具有A和B、具有A和C、具有B和C、和/或具有A、B和C等等的系统)。事实上，呈现两个以上可选项的几乎任何分离词和/或短语，无论是在说明书、权利要求或附图中，都应理解为构思为包括一项、任一项或两项的可能性。例如，术语“A或B”将理解为包括“A”或“B”或“A和B”的可能性。
本领域技术人员将理解的是，为了任何以及全部的目的，诸如在提供所撰写的说明书方面，本文所公开的全部范围也涵盖了任何和全部的可能的子范围及其子范围的组合。能够容易地认识到任何所列范围都充分地描述了同一范围并且使同一范围分解成至少均等的一半、三分之一、四分之一、五分之一、十分之一等等。作为非限制示例，本文所论述的每个范围能够容易地分解成下三分之一、中三分之一和上三分之一，等等。本领域技术人员还将理解的是，诸如“多达”、“至少”、“大于”、“小于”等所有的语言包括所记述的数量并且是指如上文所论述的随后能够分解成子范围的范围。最后，本领域技术人员将理解的是，范围包括每个独立的成员。因此，例如，具有1-3个单元的组是指具有1个、2个或3个单元的组。类似地，具有1-5个单元的组是指具有1个、2个、3个、4个、或5个单元的组，等等。
虽然本文公开了各个方案和实施例，但是其它的方案和实施例对于本领域技术人员而言将是显而易见的。因此，本文所公开的各个方案和实施例是为了示例的目的而不意在限制，真正的范围和精神是通过随附的权利要求表示的。

Claims (20)

1.一种半导体器件，包括：
衬底；
与所述衬底的表面相接触的外延层；
与所述外延层的表面相接触的氮化物层；
在所述外延层的顶部内的本体区域；
在所述外延层的所述顶部内的源极区域，所述源极区域与所述本体区域电耦合；以及
在所述外延层内的漏极区域，其中所述外延层包括在所述漏极区域与所述本体区域之间的、在所述氮化物层下方的空腔区域，使得在所述漏极区域与所述源极区域之间的平面漂移距离增加两个或更多的所述空腔区域的尺寸。
2.如权利要求1所述的半导体器件，进一步包括：
与所述氮化物层相接触的氧化物层；
与所述氧化物层相接触的电介质层；
与所述电介质层相接触的一个或多个层间电介质层；以及
接触层，其中所述接触层的第一部分与所述源极区域相接触，使得所述漏极区域与所述接触层的所述第一部分之间的距离增加所述空腔区域的垂直尺寸。
3.如权利要求2所述的半导体器件，进一步包括：
在所述外延层内的另一漏极区域；以及
在所述氮化物层下方的另一空腔区域，其中所述本体区域居中地定位在所述漏极区域与所述另一漏极区域之间、在所述外延层的所述顶部内。
4.如权利要求3所述的半导体器件，其中所述接触层进一步包括与所述漏极区域相接触的第二部分以及与所述另一漏极区域相接触的第三部分，所述第一部分、第二部分和第三部分由钝化层分离。
5.如权利要求1所述的半导体器件，其中如下至少之一：
所述空腔区域的宽度在从约3微米到约20微米的范围内；以及
所述空腔区域的高度在从约0.5微米到约5微米的范围内。
6.如权利要求1所述的半导体器件，其中所述空腔区域具有大致梯形形状。
7.如权利要求1所述的半导体器件，其中所述半导体器件包括横向晶体管、横向功率晶体管、横向射频(RF)功率晶体管或横向双扩散型金属氧化物半导体(LDMOS)中的一种。
8.一种半导体器件，包括：
衬底；
与所述衬底的顶面相接触的外延层；
在所述衬底中的漏极层；
在所述外延层的顶部内的本体区域；
在所述本体区域的顶部内的源极区域；
大致沿着所述本体区域的至少一个外边缘的垂直栅极结构；以及
在所述外延层以及所述本体区域的底部内的大致球状的空腔区域，其中所述空腔区域配置为在减弱对经过所述本体区域的电流流动的影响的情况下降低所述本体区域对所述半导体器件的输出电容的贡献。
9.如权利要求8所述的半导体器件，进一步包括：
在所述外延层的所述顶部内位于所述本体区域的相对侧的两个沟槽，所述沟槽中填充电介质材料；
导电屏蔽层，其基本上覆盖所述外延层的所述顶面和至少一个所述沟槽；
与所述屏蔽层相接触的氧化物层；
与所述氧化物层相接触的电介质层；
与所述电介质层相接触的一个或多个层间电介质层；以及
接触层，其中所述接触层的第一部分与所述栅极结构相接触，所述接触层的第二部分与所述源极区域和所述屏蔽层相接触。
10.如权利要求8所述的半导体器件，其中所述空腔区域在顶部由电介质材料密封。
11.如权利要求8所述的半导体器件，其中所述空腔区域的直径在从约1微米到约5微米的范围内。
12.如权利要求8所述的半导体器件，其中所述半导体器件是垂直晶体管、横向晶体管、垂直栅极屏蔽型功率晶体管或横向栅极屏蔽型功率晶体管中的一种。
13.一种半导体器件，包括：
衬底；
与所述衬底的顶面相接触的外延层；
在所述衬底中的漏极层；
在所述外延层的顶部内的本体区域；
在所述本体区域的顶部内的源极区域；
大致沿着所述本体区域的至少一个外边缘的垂直栅极结构；以及
在所述外延层和所述本体区域的底部内的大致T型空腔区域，其中所述空腔区域配置为在减弱对经过所述本体区域的电流流动的影响的情况下降低所述本体区域对所述半导体器件的输出电容的贡献。
14.如权利要求13所述的半导体器件，进一步包括：
在所述外延层的所述顶部内位于所述本体区域的相对侧的两个沟槽，所述沟槽填充有电介质材料；
导电屏蔽层，其基本上覆盖所述外延层的顶面和至少一个所述沟槽；
与所述屏蔽层相接触的氧化物层；
与所述氧化物层相接触的电介质层；
与所述电介质层相接触的一个或多个层间电介质层；以及
接触层，其中所述接触层的第一部分与所述栅极结构相接触，并且所述接触层的第二部分与所述源极区域和所述屏蔽层相接触。
15.如权利要求13所述的半导体器件，其中所述空腔区域的顶部的宽度基本上等于所述本体区域的宽度。
16.如权利要求13所述的半导体器件，其中如下的一个或多个：
在所述本体区域下方所述空腔区域的顶部的宽度在从约1微米到约10微米的范围内；以及
所述空腔区域的顶部的长度在从约1微米到约200微米的范围内。
17.一种半导体器件，包括：
衬底；
与所述衬底的顶面相接触的外延层；
在所述衬底中的漏极层；
在所述外延层的顶部内的本体区域；
在所述本体区域的顶部内的源极区域；
大致沿着所述本体区域的至少一个外边缘的垂直栅极结构；以及
在所述外延层的所述顶部内位于所述本体区域的相对侧的两个沟槽，所述沟槽填充有电介质材料，其中所述两个沟槽中的至少一个沟槽的角部被修圆以在减弱对经过所述本体区域的电流流动的影响的情况下降低所述本体区域对所述半导体器件的输出电容的贡献。
18.如权利要求17所述的半导体器件，进一步包括：
基本上覆盖所述外延层的所述顶面和至少一个所述沟槽的导电屏蔽层；
与所述屏蔽层相接触的氧化物层；
与所述氧化物层相接触的电介质层；
与所述电介质层相接触的一个或多个层间电介质层；以及
接触层，其中所述接触层的第一部分与所述栅极结构相接触，所述接触层的第二部分与所述源极区域和所述屏蔽层相接触。
19.如权利要求17所述的半导体器件，其中通过去除所述外延层的围绕所述角部的部分来将所述两个沟槽中的所述至少一个沟槽的所述角部修圆。
20.如权利要求17所述的半导体器件，其中通过将氧化物材料沉积到所述外延层的在所述角部之外的部分来将所述两个沟槽中的所述至少一个沟槽的所述角部修圆。
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