KR101150601B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자 및 그 제조 방법은 셀 영역의 매립형 게이트의 산화를 방지하기 위해 형성하는 실링막을 저유전 물질인 보론 질화막으로 형성함으로써, 리프레쉬 특성을 향상시키고, 공정을 단순화 시키며, 기생 캐패시턴스를 감소시켜 소자의 특성을 향상시키는 기술이다.
본 발명의 반도체 소자는 셀(Cell) 영역 및 주변회로(Peripheral Circuit) 영역을 포함하는 반도체 기판 내에 구비된 리세스와, 리세스 저부에 구비된 매립형 게이트와, 매립형 게이트 및 리세스를 포함하는 반도체 기판 전체 상부에 증착된 보론 질화막(Boron Nitride)을 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 매립형 게이트 (Buried Gate)를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자는 캐패시터 및 트랜지스터로 구성된 단위 셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어진다.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 메모리 소자의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 통상적으로, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.
하지만, 디자인 규칙이 100nm 이하로 감소하면서 그만큼 채널 영역에 도핑 농도가 더 증가하는 것은 SN접합(Storage Node(SN) junction)에서의 전계를 증가시켜 반도체 기억 장치의 리프레쉬 특성을 저하시키는 또 다른 문제를 야기한다. 이를 극복하기 위해 디자인 규칙이 감소하더라도 셀 트랜지스터의 채널 길이를 유지할 수 있도록 채널이 수직 방향으로 길게 확보된 3차원 채널 구조를 가진 셀 트랜지스터를 사용한다. 즉, 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있어 리프레쉬 특성이 나빠지는 것을 막는다.
아울러, 반도체 소자의 집적도가 높아질수록 셀 트랜지스터에 연결된 게이트와 비트라인 간의 거리가 가까워진다. 이로 인해 발생하는 기생 캐패시턴스가 증가하면서 비트라인을 통해 전달되는 데이터를 증폭하는 센스 앰프의 동작 마진이 악화되어 반도체 장치의 동작 신뢰성에 치명적인 영향을 끼치는 등의 단점이 발생하였다. 이러한 점을 극복하기 위해 게이트와 비트라인 간의 기생 캐패시턴스를 줄이기 위해 게이트를 반도체 기판의 상부가 아닌 리세스 내에만 형성하는 매립형 게이트 구조가 제안되었다. 매립형 게이트 구조는 반도체 기판 내 형성된 리세스 내에 도전 물질을 형성하고 도전 물질의 상부를 절연막으로 덮어 게이트가 반도체 기판 내에 매립되도록 함으로써 소스/드레인이 형성되는 반도체 기판 상에 형성되는 비트라인 또는 비트라인 콘택플러그와의 전기적인 격리를 보다 명확하게 할 수 있다. 이러한 매립형 게이트가 형성된 반도체 소자 및 그 제조 방법을 설명하면 다음과 같다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도이다. 먼저 도 1a를 참조하면 셀 영역(Ⅰ) 및 주변회로 영역(Ⅱ)을 포함하는 반도체 기판(10)을 식각하여 활성영역(15)을 정의하는 소자분리용 트렌치를 형성한다. 이후, 산화막으로 소자분리용 트렌치를 매립하여 소자분리막(13)을 형성한다. 다음으로, 셀 영역(Ⅰ)의 소자분리막(13) 및 활성영역(15)을 식각하여 리세스를 형성한다. 그리고, 리세스를 포함하는 전체 표면에 게이트 산화막(미도시) 및 배리어 메탈층(미도시)을 형성한다. 여기서, 배리어 메탈층(미도시)은 티타늄 질화막(TiN)으로 형성한다. 그 다음, 배리어 메탈층(미도시)이 형성된 리세스 저부에 도전물질(미도시)을 매립하여 매립형 게이트(20)를 형성한다. 여기서, 매립형 게이트(20)는 텅스텐을 포함하는 물질로 형성한다.
다음으로, 매립형 게이트(20)가 형성된 리세스를 포함하는 전체 상부에 실링막(sealing layer, 23)을 증착한다. 실링막(23)은 후속 공정에서 주변회로 영역(Ⅱ)에 게이트 산화막을 형성하는 과정에서 셀 영역(Ⅰ)의 매립형 게이트가 산화되는 것을 방지하기 위해 형성한다. 여기서, 실링막(23)은 LP-질화막(Low Pressure Nitride) 또는 SOD(Spin On Dielectric) 산화막으로 형성한다. 이때, SOD 산화막의 산화를 방지하기 위해 SOD 산화막 증착 전에 라이너 질화막(Liner Nitride)을 추가적으로 증착한다.
도 1b를 참조하여 후속 공정을 설명하면, 셀 영역(Ⅰ)의 실링막(23) 내에 비트라인 콘택플러그를 형성하고, 주변회로 영역(Ⅱ)의 실링막(23)을 식각하여 반도체 기판(10)을 노출시킨다. 이후, 주변회로 영역(Ⅱ)에 게이트 산화막을 형성을 위한 산화 공정을 수행하고, 플래너 게이트(Plannar) 형성 공정을 진행한다.
상술한 바와 같이, 종래 기술에서 실링막으로 사용되는 LP-질화막은 높은 막질 스트레스(Film Stress)로 인하여 소자의 리프레쉬 특성이 저하되는 문제를 야기시킨다. 또한, 종래 기술에서 실링막으로 사용되는 SOD 산화막은 산화되는 것을 방지하기 위해 SOD 산화막을 형성하기 이전에 라이너 질화막을 증착하는 공정 및 어닐 공정(Anneal)을 추가해야 하기 때문에 공정이 복잡해지는 단점이 있다.
본 발명은 셀 영역의 매립형 게이트의 산화를 방지하기 위해 형성하는 실링막을 저유전 물질인 보론 질화막으로 형성함으로써, 반도체 소자의 특성을 향상시키고자 한다.
본 발명에 따른 반도체 소자는 셀(Cell) 영역 및 주변회로(Peripheral Circuit) 영역을 포함하는 반도체 기판 내에 구비된 리세스와, 리세스 저부에 구비된 매립형 게이트와, 매립형 게이트 및 상기 리세스를 포함하는 상기 반도체 기판 전체 상부에 증착된 보론 질화막(Boron Nitride)을 포함하는 것을 특징으로 한다. 보론 질화막을 사용하는 이유는 보론 질화막은 막질 스트레스가 낮아 리프레쉬 특성을 향상시킬 수 있으며, 라이너 질화막의 추가 증착이나 어닐과 같은 공정을 추가하지 않아도 되므로 공정을 단순화시킬 수 있기 때문이다.
나아가, 매립형 게이트는 텅스텐, 티타늄질화막 및 이들의 조합 중 선택된 어느 하나를 포함한다.
그리고, 셀 영역의 보론 질화막(Boron Nitride) 내에 비트라인 콘택플러그를 더 포함하며, 비트라인 콘택플러그는 폴리실리콘층, 금속층 및 이들의 조합 중 어느 하나의 물질을을 포함한다.
또한, 본 발명에 따른 반도체 소자의 제조 방법은 셀(Cell) 영역 및 주변회로(Peripheral Circuit) 영역을 포함하는 반도체 기판을 식각하여 리세스를 형성하는 단계와, 리세스 저부에 도전물질을 매립하여 매립형 게이트를 형성하는 단계와, 매립형 게이트를 포함하는 리세스 상부 및 반도체 기판 전체 상부에 보론 질화막(Boron Nitride)을 증착하는 단계를 포함하는 것을 특징으로 한다. 보론 질화막을 사용하는 이유는 보론 질화막은 막질 스트레스가 낮아 리프레쉬 특성을 향상시킬 수 있으며, 라이너 질화막의 추가 증착이나 어닐과 같은 공정을 추가하지 않아도 되므로 공정을 단순화시킬 수 있기 때문이다.
나아가, 매립형 게이트를 형성하는 단계는 리세스 내에 게이트 산화막 및 배리어 메탈층을 증착하는 단계와, 리세스를 포함하는 반도체 기판 상부에 도전물질을 형성하는 단계와, 도전물질을 식각하여 리세스 저부에만 남기는 단계를 포함하며, 매립형 게이트는 텅스텐, 티타늄 질화막 및 이들의 조합 중 선택된 어느 하나를 포함하는 물질로 형성한다.
그리고, 보론 질화막(Boron Nitride)을 증착하는 단계 후 보론 질화막(Boron Nitride)을 식각하여 비트라인 콘택홀을 형성하는 단계와, 비트라인 콘택홀에 도전물질을 매립하여 비트라인 콘택플러그를 형성하는 단계를 더 포함하고, 비트라인 콘택플러그를 형성하는 단계 후 비트라인 콘택플러그를 포함하는 상기 보론 질화막(Boron Nitride) 상부에 상기 주변회로 영역을 오픈시키는 마스크 패턴을 형성하는 단계와, 마스크 패턴을 마스크로 상기 보론 질화막(Boron Nitride)을 식각하여 상기 주변회로 영역의 상기 반도체 기판을 노출시키는 단계와, 마스크 패턴을 제거하는 단계와, 노출된 반도체 기판 및 상기 식각된 보론 질화막(Boron Nitride) 상부에 게이트 산화막을 증착하는 단계를 포함한다.
본 발명에 따른 반도체 소자 및 그 제조 방법은 다음과 같은 효과가 있다.
첫째, 실링막으로 보론 질화막을 사용함으로써, LP 질화막을 사용하는 것에 비하여 리프레쉬(Refresh) 특성을 향상시킬 수 있다.
둘째, 실링막으로 보론 질화막을 사용함으로써, SOD 산화막을 사용하는 것에 비하여 공정을 단순화 시킬 수 있다.
셋째, 실링막으로 저유전 상수(Low-k)를 갖는 물질을 사용함으로써 기생 캐패시턴스를 감소시킬 수 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 먼저 도 2a를 참조하면, 셀 영역(Ⅰ) 및 주변회로 영역(Ⅱ)의 반도체 기판(100)을 식각하여 활성영역(105)을 정의하는 소자분리용 트렌치를 형성한다. 그 다음, 소자분리용 트렌치를 산화막으로 매립한 후 평탄화 식각하여 소자분리막(103)을 형성한다.
다음으로, 소자분리막(103)이 형성된 반도체 기판(100) 상부에 게이트 영역을 정의하는 산화막 패턴(110)을 형성한다. 그리고, 산화막 패턴(110)을 마스크로 소자분리막(103) 및 활성영역(105)을 식각하여 리세스(115)를 형성한다. 이때, 산화막 재질인 소자분리막(103)과 실리콘 재질의 활성영역(105)간의 식각 선택비 차이에 의해 각 영역에서 리세스(115)의 깊이가 달라지게 된다. 즉, 소자분리막(103)에 형성되는 리세스(115)가 활성영역(105)에 형성되는 리세스(115)보다 깊게 형성된다. 그리고, 주변회로 영역(Ⅱ)은 후속으로 진행되는 비트라인 형성 시 기판 상부로 돌출되는 플래너 게이트(plannar gate)가 형성되므로 리세스(115)를 형성하지 않는 것이 바람직하다.
도 2b를 참조하면 셀 영역(Ⅰ)에 게이트 산화 공정을 진행하여 리세스(115) 표면에 게이트 산화막(미도시)을 형성한다. 그 다음, 리세스(115)와 산화막 패턴(110)을 포함한 전체 표면에 배리어 메탈층(미도시)을 형성한다. 여기서, 배리어 메탈층(미도시)은 티타늄질화막(TiN)으로 형성하며, 그 두께는 50 ~ 70Å인 것이 바람직하다. 그리고 리세스(115)를 포함하는 산화막 패턴(110) 상부에 도전물질을 형성한다.
여기서 도전물질은 텅스텐, 티타늄질화막 및 이들의 조합 중 선택된 어느 하나를 포함하는 물질로 형성하며, 바람직하게는 텅스텐(W)으로 형성한다. 텅스텐은 CVD(Chemical Vapor Deposition) 방법으로 약 1400 ~ 1600Å의 두께로 형성하는 것이 바람직하다.
다음으로, 산화막 패턴(110)이 노출될때까지 CMP 공정을 진행하여 도전물질을 평탄화한다. 이때, 상기 CMP 공정에 의해 산화막 패턴(110) 상부가 일부 제거(Loss)될 수 있다. 이후 에치백(Etch back) 공정으로 도전물질을 더 식각하여 매립형 게이트(120)를 형성한다. 매립형 게이트(120)는 도전물질(미도시)이 리세스(115) 상측으로부터 일정 깊이 제거된 형태가 되며, 리세스(115) 저부로부터 600 ~ 800Å의 두께로 형성되는 것이 바람직하다.
도 2c를 참조하면, 매립형 게이트(120)가 형성된 리세스(115)를 포함하는 반도체 기판(100) 상부에 실링막(123)을 증착한다. 실링막(123)은 600 ~ 800Å의 두께로 형성하는 것이 바람직하다. 실링막(123)은 후속으로 진행되는 주변회로 영역의 게이트 산화막 형성 공정 시 셀 영역에 형성된 매립형 게이트의 산화를 방지하기 위해 형성한다. 여기서, 실링막(123)은 저유전(Low-k) 물질막 예컨대, 보론 질화막(Boron Nitride)로 형성하는 것이 바람직하다. 보론 질화막은 열전도성 및 절연성이 우수하고, 낮은 스트레스 특성(-100 ~ 400Mpa)을 갖는다. 또한, 광투과성 및 유전특성이 우수할 뿐만 아니라 높은 강도와 낮은 수분흡착 특성을 가지고 있다. 이러한 보론 질화막을 실링막(123)으로 사용함으로써 기존의 LP-질화막을 사용하는 경우에 비해 리프레쉬(Refresh) 특성이 향상된다. 그리고, 기존의 SOD 산화막을 실링막으로 사용하는 경우에는 라이너 질화막 증착 공정 및 어닐 공정에 의해 공정이 복잡해지는 문제점이 있었으나, 보론 질화막을 실링막(123)으로 사용함으로써 이러한 공정들을 생략할 수 있어서 공정을 단순화시킬 수 있다.
도 2d를 참조하면, 실링막(123) 상부에 비트라인 콘택영역을 정의하는 마스크 패턴(미도시)을 형성한다. 여기서, 마스크 패턴(미도시)은 카본(Carbon), 실리콘 산화질화막(SiON) 및 이들의 조합 중 선택된 어느 하나를 이용하여 형성하는 것이 바람직하다. 그리고, 마스크 패턴(미도시)을 배리어로 실링막(123)을 식각하여 비트라인 콘택홀을 형성한 후 마스크 패턴(미도시)을 제거한다. 여기서, 비트라인 콘택홀은 활성 영역(105)에 형성된 매립형 게이트(120)들 사이의 반도체 기판(100)이 노출되도록 형성한다. 이때, 활성 영역(105)에 형성된 매립형 게이트(120)의 실링막(123)도 일부 노출된다. 다음으로, 비트라인 콘택홀을 포함하는 전체 상부에 폴리실리콘층, 금속층 및 이들의 조합 중 어느 하나를 포함하는 물질을 형성한 후 에치백 공정을 진행하여 비트라인 콘택플러그(130)를 형성한다. 다음으로, 비트라인 콘택플러그(130)를 포함하는 실링막(123) 상부에 주변회로 영역(Ⅱ)을 오픈시키는 마스크 패턴(미도시)을 형성한다. 그리고, 마스크 패턴(미도시)을 마스크로 주변회로 영역(Ⅱ)의 실링막(123) 및 산화막 패턴(110)을 식각하여 제거한다.
도 2e를 참조하면, 게이트 산화 공정을 진행하여 셀 영역(Ⅰ)의 실링막(123) 및 주변회로 영역(Ⅱ)의 반도체 기판(100) 표면에 게이트 산화막(140)을 형성한다. 게이트 산화막(140)은 주변회로 영역(Ⅱ)의 게이트 형성 공정을 위해 진행하는 공정이다. 이후, 주변회로 영역(Ⅱ)에 게이트를 형성하는 공정과 셀 영역(Ⅰ) 및 주변회로 영역(Ⅱ)에 비트라인을 형성하는 공정은 공지기술로 적용가능하다.
상술한 바와 같이 주변회로 영역(Ⅱ)에 게이트 산화막(140)을 형성하기 위한 게이트 산화 공정 시 셀 영역(Ⅰ)으로의 산소이온의 이동 경로가 차단하기 위한 실링막을 보론 질화막으로 형성함으로써, 셀 영역(Ⅰ)에 형성된 매립형 게이트(120)의 배리어 메탈층(미도시)인 티타늄 질화막이 산화되는 것을 방지할 수 있다. 나아가, 소자의 리프레쉬 특성을 향상시키고, 공정을 단순화시키며, 기생 캐패시턴스를 감소시키는 효과를 얻을 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
100 : 반도체 기판 103 : 소자분리막
105 : 활성영역 110 : 산화막 패턴
115 : 리세스 123 : 실링막
120: 매립형 게이트 130: 비트라인 콘택플러그
140 : 게이트 산화막

Claims (9)

  1. 셀(Cell) 영역 및 주변회로(Peripheral Circuit) 영역을 포함하는 반도체 기판 내에 구비된 리세스;
    상기 리세스 내측에 구비된 게이트 산화막 및 배리어 메탈층;
    상기 리세스 저부에 구비된 매립형 게이트; 및
    상기 매립형 게이트 및 상기 리세스를 포함하는 상기 반도체 기판 전체 상부에 증착된 보론 질화막(Boron Nitride)을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 매립형 게이트는 텅스텐, 티타늄질화막 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 셀 영역의 상기 보론 질화막(Boron Nitride) 내에 구비되는 비트라인 콘택플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 청구항 3에 있어서,
    상기 비트라인 콘택플러그는 폴리실리콘층, 금속층 및 이들의 조합 중 어느 하나를 포함하는 물질로 형성된 것을 특징으로 하는 반도체 소자.
  5. 셀(Cell) 영역 및 주변회로(Peripheral Circuit) 영역을 포함하는 반도체 기판을 식각하여 리세스를 형성하는 단계;
    상기 리세스 내에 게이트 산화막 및 배리어 메탈층을 증착하는 단계;
    상기 리세스를 포함하는 반도체 기판 상부에 도전물질을 형성하는 단계;
    상기 도전물질을 식각하여 상기 리세스 저부에만 도전물질이 남도록하여 매립형 게이트를 형성하는 단계; 및
    상기 매립형 게이트를 포함하는 리세스 상부 및 반도체 기판 전체 상부에 보론 질화막(Boron Nitride)을 증착하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 삭제
  7. 청구항 5에 있어서,
    상기 매립형 게이트는 텅스텐, 티타늄 질화막 및 이들의 조합 중 선택된 어느 하나를 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 청구항 5에 있어서,
    상기 보론 질화막(Boron Nitride)을 증착하는 단계 후,
    상기 보론 질화막(Boron Nitride)을 식각하여 비트라인 콘택홀을 형성하는 단계; 및
    상기 비트라인 콘택홀에 도전물질을 매립하여 비트라인 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 청구항 8에 있어서,
    상기 비트라인 콘택플러그를 형성하는 단계 후,
    상기 비트라인 콘택플러그를 포함하는 상기 보론 질화막(Boron Nitride) 상부에 상기 주변회로 영역을 오픈시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 마스크로 상기 보론 질화막(Boron Nitride)을 식각하여 상기 주변회로 영역의 상기 반도체 기판을 노출시키는 단계;
    상기 마스크 패턴을 제거하는 단계; 및
    상기 노출된 반도체 기판 및 상기 식각된 보론 질화막(Boron Nitride) 상부에 게이트 산화막을 증착하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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