KR20130048624A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 제조 방법은 셀 영역과 주변회로 영역의 비트라인와 게이트가 동일한 적층 구조를 갖게됨으로써 셀 오픈 마스크 및 주변회로 오픈 마스크 공정을 생략할 수 있어 공정이 단순화시키며, 셀 영역과 주변회로 영역의 경계부에 단차를 형성되지 않음으로써 후속으로 형성되는 비트라인 및 게이트 형성 시 공정 마진을 확보하여 반도체 소자의 특성을 향상시키는 기술이다.
본 발명은 셀 영역, 주변회로 영역 및 이들의 경계부에 형성된 가드 영역을 포함하는 반도체 기판 전체 상부에 제 1 도전층을 형성하는 단계와, 셀 영역 및 가드 영역의 상기 제 1 도전층을 식각하여 비트라인 콘택홀을 형성하는 단계와, 비트라인 콘택홀을 포함하는 상기 제 1 도전층 상부에 제 2 도전층을 형성하는 단계와, 제 2 도전층 상부에 금속층을 형성하는 단계와, 금속층, 제 2 도전층 및 제 1 도전층을 식각하여 상기 셀 영역 및 가드 영역에 각각 비트라인을 형성하고, 주변회로 영역에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 셀 영역, 주변회로 영역 및 이들의 경계부에 형성된 가드 영역을 포함하는 반도체 기판 전체 상부에 제 1 도전층을 형성하는 단계와, 셀 영역 및 가드 영역의 상기 제 1 도전층을 식각하여 비트라인 콘택홀을 형성하는 단계와, 비트라인 콘택홀을 포함하는 상기 제 1 도전층 상부에 제 2 도전층을 형성하는 단계와, 제 2 도전층 상부에 금속층을 형성하는 단계와, 금속층, 제 2 도전층 및 제 1 도전층을 식각하여 상기 셀 영역 및 가드 영역에 각각 비트라인을 형성하고, 주변회로 영역에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 셀 매트(Cell Mat)의 경계부에 형성되는 가드(Guard)에 관한 것이다.
반도체 메모리 소자는 캐패시터 및 트랜지스터로 구성된 단위 셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어진다.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 메모리 소자의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 통상적으로, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.
하지만, 디자인 규칙이 100nm 이하로 감소하면서 그만큼 채널 영역에 도핑 농도가 더 증가하는 것은 SN접합(Storage Node(SN) junction)에서의 전계를 증가시켜 반도체 기억 장치의 리프레쉬 특성을 저하시키는 또 다른 문제를 야기한다. 이를 극복하기 위해 디자인 규칙이 감소하더라도 셀 트랜지스터의 채널 길이를 유지할 수 있도록 채널이 수직 방향으로 길게 확보된 3차원 채널 구조를 가진 셀 트랜지스터를 사용한다. 즉, 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있어 리프레쉬 특성이 나빠지는 것을 막는다.
아울러, 반도체 소자의 집적도가 높아질수록 셀 트랜지스터에 연결된 게이트와 비트라인 간의 거리가 가까워진다. 이로 인해 발생하는 기생 캐패시턴스가 증가하면서 비트라인을 통해 전달되는 데이터를 증폭하는 센스 앰프의 동작 마진이 악화되어 반도체 장치의 동작 신뢰성에 치명적인 영향을 끼치는 등의 단점이 발생하였다. 이러한 점을 극복하기 위해 게이트와 비트라인 간의 기생 캐패시턴스를 줄이기 위해 게이트를 반도체 기판의 상부가 아닌 리세스 내에만 형성하는 매립형 게이트 구조가 제안되었다. 매립형 게이트 구조는 반도체 기판 내 형성된 리세스 내에 도전 물질을 형성하고 도전 물질의 상부를 절연막으로 덮어 게이트가 반도체 기판 내에 매립되도록 함으로써 소스/드레인이 형성되는 반도체 기판 상에 형성되는 비트라인 또는 비트라인 콘택플러그와의 전기적인 격리를 보다 명확하게 할 수 있다. 이러한 매립형 게이트가 형성된 반도체 소자의 제조 방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
먼저, 도 1a를 참조하면 셀 영역(Ⅰ) 및 주변회로 영역(Ⅱ)을 포함하는 반도체 기판(100)을 식각하여 활성영역(103) 및 가드링 활성영역(104)을 정의하는 소자분리용 트렌치를 형성한 후 산화막으로 소자분리용 트렌치를 매립하여 소자분리막(105)을 형성한다. 이때, 가드링 활성영역(104)은 셀 영역(Ⅰ)과 주변회로 영역(Ⅱ)의 경계부인 가드 영역에 형성된다.
이후, 활성영역(103) 및 소자분리막(105)을 포함하는 전체 상부에 매립형 게이트를 정의하는 마스크 패턴(113)을 형성한다. 마스크 패턴(113)은 산화막으로 형성한다. 이어서, 마스크 패턴(113)을 식각 마스크로 셀 영역(Ⅰ)의 소자분리막(105) 및 활성영역(103) 식각하여 리세스(미도시)를 형성한다. 그리고, 리세스(미도시)를 포함하는 전체 표면에 게이트 산화막(미도시) 및 배리어 메탈층(미도시)을 형성한다. 여기서, 배리어 메탈층(미도시)은 티타늄 질화막(TiN)으로 형성한다. 그 다음, 배리어 메탈층(미도시)이 형성된 리세스(미도시) 저부에 도전물질을 매립하여 매립형 게이트(110)를 형성한다. 여기서, 도전물질은 텅스텐을 포함하여 형성될 수 있다. 다음으로, 매립형 게이트(110)가 형성된 리세스(미도시)를 포함하는 전체 상부에 제 1 실링 질화막(sealing nitride, 115)을 형성한다.
그 다음, 도 1b를 참조하면 제 1 실링 질화막(115)을 식각하여 비트라인 콘택홀(미도시)을 형성하고, 도전물질로 이를 매립하여 비트라인 콘택플러그(120)를 형성한다. 그 다음, 비트라인 콘택플러그(120)를 포함하는 전체 상부에 제 2 실링 질화막(123)을 형성한다. 그리고, 제 2 실링 질화막(123) 상부에 주변회로 영역(Ⅱ)을 오픈시키는 마스크 패턴(미도시)을 형성하고, 이를 마스크로 주변회로 영역(Ⅱ)의 제 2 실링 질화막(123), 제 1 실링 질화막(115) 및 마스크 패턴(113)을 제거한다.
이후, 주변회로 영역(Ⅱ)의 활성영역(103)에 게이트를 형성하기 위한 게이트 산화공정을 진행하여 게이트 산화막(117)을 형성한다. 그 다음, 도 1c에 도시된 바와 같이 제 2 실링 질화막(123)을 포함하는 전체 상부에 게이트 폴리실리콘층(125)을 형성한다. 이어서, 게이트 폴리실리콘층(125) 상부에 셀 영역(Ⅰ)을 오픈시키는 마스크 패턴(미도시)을 형성한다. 이때, 마스크 패턴(미도시)은 가드링 활성영역(104)이 오픈되지 않도록 한다. 즉, 셀 영역(Ⅰ)과 주변회로 영역(Ⅱ)의 경계부는 셀 영역 오픈 공정와 주변회로 영역 오픈 공정 시 모두 오픈되지 않도록 한다. 이어서, 마스크 패턴(미도시)을 식각 마스크로 제 2 실링질화막(123) 및 게이트 폴리실리콘층(125)을 식각한다.
다음으로, 도 1d를 참조하면 셀 영역(Ⅰ) 및 주변회로 영역(Ⅱ)을 포함하는 반도체 기판(100) 전체 상부에 도전층(127) 및 하드마스크층(130)을 형성한 후 이들을 패터닝하여 셀 영역(Ⅰ)에 비트라인 콘택플러그(120)와 연결되는 비트라인(135)을 형성하고, 주변회로 영역(Ⅱ)에 게이트(140)를 형성한다. 이때, 셀 영역(Ⅰ) 및 주변회로 영역(Ⅱ)의 경계부에 'A'와 같은 단차가 형성되고, 이러한 단차가 가드 영역을 보호하는 역할을 한다.
그러나, 이러한 단차는 셀 영역 오픈 공정 및 주변회로 영역 오픈 공정 시 오버랩된 부분에 형성되는데, 소자가 고집적화됨에 따라 공정 마진이 부족하여 부분적으로 가드가 손상을 받게되는 문제점이 발생한다.
본 발명은 셀 영역과 주변회로 영역의 비트라인와 게이트가 동일한 적층 구조를 갖게됨으로써 셀 오픈 마스크 및 주변회로 오픈 마스크 공정을 생략할 수 있어 공정이 단순화시키며, 셀 영역과 주변회로 영역의 경계부에 단차를 형성되지 않음으로써 후속으로 형성되는 비트라인 및 게이트 형성 시 공정 마진을 확보하여 반도체 소자의 특성을 향상시키고자 한다.
본 발명에 따른 반도체 소자의 제조 방법은 셀 영역, 주변회로 영역 및 이들의 경계부에 형성된 가드 영역을 포함하는 반도체 기판 전체 상부에 제 1 도전층을 형성하는 단계와, 셀 영역 및 가드 영역의 상기 제 1 도전층을 식각하여 비트라인 콘택홀을 형성하는 단계와, 비트라인 콘택홀을 포함하는 상기 제 1 도전층 상부에 제 2 도전층을 형성하는 단계와, 제 2 도전층 상부에 금속층을 형성하는 단계와, 금속층, 제 2 도전층 및 제 1 도전층을 식각하여 상기 셀 영역 및 가드 영역에 각각 비트라인을 형성하고, 주변회로 영역에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 제 1 도전층을 형성하는 단계 이전에, 셀 영역, 가드 영역 및 주변회로 영역의 반도체 기판 내에 활성 영역을 정의하는 소자분리막을 형성하는 단계를 더 포함한다.
또한, 제 1 도전층을 형성하는 단계 이전에 셀 영역의 활성영역 내에 매립형 게이트를 형성하는 단계를 더 포함한다. 여기서, 매립형 게이트를 형성하는 단계는반도체 기판 상부에 마스크 패턴을 형성하는 단계와, 마스크 패턴을 식각 마스크로 셀 영역의 반도체 기판을 식각하여 리세스를 형성하는 단계와, 리세스 저부에 도전물질을 매립하는 단계를 더 포함한다. 이때, 마스크 패턴은 질화막을 포함하는 것을 특징으로 하며, 매립형 게이트를 포함하는 리세스 상부에 실링막을 형성하는 단계를 더 포함한다.
나아가, 실링막은 질화막을 포함하며, 실링막을 형성하는 단계 이후에, 활성영역 표면에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 더욱 바람직하게는 제 1 도전층 및 제 2 도전층은 폴리실리콘층을 포함하는 것을 특징으로 하고, 금속층은 텅스텐을 포함하는 것을 특징으로 한다.
금속층을 형성하는 단계 이후에, 금속층 상부에 하드마스크층을 형성하는 단계를 더 포함하고, 비트라인 및 게이트는 동시에 형성하는 것을 특징으로 하며, 비트라인의 선폭은 비트라인 콘택홀의 선폭보다 작게 형성하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.
첫째, 셀 영역의 게이트 산화 방지를 위해 형성된 가드링 활성영역 상부에 게이트 비트라인을 형성함으로써 가드링 활성영역을 보호할 수 있는 효과가 있다.
둘째, 가드링 활성영역 상부에 게이트 비트라인을 형성함으로써 가드의 기능을 보완하고, 산화 경로를 완벽히 차단하여 소자에 페일이 발생하는 것을 방지할 수 있는 효과가 있다.
셋째, 셀 영역과 주변회로 영역의 게이트 비트라인이 동일한 적층 구조를 갖게됨으로써 셀 오픈 마스크 및 주변회로 오픈 마스크 공정을 생략할 수 있어 공정이 단순화되는 효과를 얻을 수 있다.
넷째, 셀 영역과 주변회로 영역의 경계부에 단차가 형성되지 않음으로써 후속으로 형성되는 게이트 비트라인 형성 시 공정 마진을 확보할 수 있는 효과가 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2는 본 발명에 따른 반도체 소자를 도시한 단면도이다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2는 본 발명에 따른 반도체 소자를 도시한 단면도이다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2은 본 발명에 따른 반도체 소자를 도시한 단면도이다.
도 2을 참조하면, 셀 영역(Ⅰ) 및 주변회로 영역(Ⅱ)을 포함하는 반도체 기판(200)에 활성영역(203) 및 가드링 활성영역(204)을 정의하는 소자분리막(205)이 형성된다. 이때, 가드링 활성영역(204)은 셀 영역(Ⅰ)과 주변회로 영역(Ⅱ)의 경계부를 따라 형성된다. 이 가드링 활성영역(204)은 주변회로 영역(Ⅱ)에 게이트 산화막 형성 시 산화 공정 또는 후속 열처리 공정에 의해 셀 영역(Ⅰ)의 게이트가 산화되는 문제를 방지하기 위해 형성한다. 즉, 셀 영역(Ⅰ)과 주변회로 영역(Ⅱ)의 경계부에 가드링 활성영역(204)을 형성하여 셀 영역(Ⅰ)으로의 산화 경로를 차단할 수 있다.
그리고, 활성영역(203) 내에 다수의 게이트(210)가 형성되어 있다. 여기서, 게이트(210)는 매립형 게이트이며, 하나의 활성영역(203)에 두 개의 게이트(210)가 형성된다. 게이트(210)는 상부에 형성된 실링막(215)에 의해 완전히 매립된 형태가 된다. 이때, 활성영역(203) 뿐만 아니라 소자분리막(205)에도 하나의 게이트(210)가 형성된다.
또한, 게이트(210) 사이의 활성영역(203)과 가드링 활성영역(204) 상에는 비트라인 콘택플러그(225a)가 형성된다. 비트라인 콘택플러그(225a)는 비트라인 콘택홀 내에 제 1 폴리실리콘층을 매립하여 형성할 수 있다. 그리고, 비트라인 콘택플러그(225a) 상부에 제 2 폴리실리콘층(225), 금속층(227) 및 하드마스크층(230)이 적층된 비트라인(235)이 형성된다. 이와 같이 가드링 활성영역(204) 상에 비트라인(235)를 형성함으로써 후속 공정으로부터 가드링 활성영역(204)을 보호하면서 가드링의 기능을 보완하고 산화 경로를 차단할 수 있다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
먼저, 도 3a를 참조하면 셀 영역(Ⅰ) 및 주변회로 영역(Ⅱ)의 반도체 기판(200)을 식각하여 활성영역(203) 및 가드링 활성영역(204)을 정의하는 소자분리용 트렌치(미도시)를 형성한다. 그 다음, 소자분리용 트렌치(미도시)를 산화막으로 매립한 후 평탄화 식각하여 소자분리막(205)을 형성한다. 이때, 가드링 활성영역(204)은 셀 영역(Ⅰ) 및 주변회로 영역(Ⅱ)의 경계부에 형성되며, 셀 영역(Ⅰ)을 실링(Sealing)하기 위한 역할을 한다. 종래에는 셀 영역(Ⅰ)의 에지부와 주변회로 영역(Ⅱ)의 에지부가 하나의 소자분리막으로 연결되어 있었으나, 본 발명의 실시예에서는 셀 영역(Ⅰ)의 에지부와 주변회로 영역(Ⅱ)의 에지부가 연결되도록 형성된 소자분리막(205) 사이에 가드링 활성영역(204)을 형성한다.
다음으로, 소자분리막(205)이 형성된 반도체 기판(200) 상부에 게이트 영역을 정의하는 마스크 패턴(미도시)을 형성한다. 마스크 패턴(미도시)은 질화막을 포함하는 물질로 형성하는 것이 바람직하다. 예컨대, 마스크 패턴(미도시)은 실리콘 질화막으로 형성할 수 있다.
이어서, 마스크 패턴(미도시)을 식각 마스크로 활성영역(203) 및 소자분리막(205)을 식각하여 리세스를 형성한다. 이때, 산화막 재질인 소자분리막(205)과 실리콘 재질의 활성영역(203) 간의 식각 선택비 차이에 의해 각 영역에서 리세스의 깊이가 달라지게 된다. 즉, 소자분리막(205)의 리세스가 활성영역(203)의 리세스보다 깊게 식각되어 형성된다. 그리고, 주변회로 영역(Ⅱ)은 후속으로 진행되는 비트라인 형성 시 기판 상부로 돌출되는 일반적인 플래너 게이트(plannar gate)가 형성되므로 리세스를 형성하지 않는 것이 바람직하다.
다음으로, 리세스를 포함하는 마스크 패턴(미도시) 표면에 배리어 메탈층(미도시)을 형성한다. 여기서, 배리어 메탈층(미도시)은 티타늄(Ti), 티타늄질화막(TiN) 및 이들의 조합 중 선택된 어느 하나로 형성하는 것이 바람직하다. 그 다음, 리세스를 포함하는 마스크 패턴(미도시) 상부에 도전물질을 형성한다. 여기서 도전물질은 텅스텐(W), 티타늄질화막(TiN) 및 이들의 조합 중 선택된 어느 하나를 포함하는 물질로 형성하며, 바람직하게는 텅스텐으로 형성한다. 텅스텐은 CVD(Chemical Vapor Deposition) 방법으로 형성할 수 있다.
이어서, 마스크 패턴(미도시)이 노출될때까지 CMP 공정을 진행하여 도전물질을 평탄화한다. 이때, 상기 CMP 공정에 의해 마스크 패턴(미도시) 상부가 일부 제거(Loss)될 수 있다. 이후 에치 백(Etch back) 공정으로 도전물질을 더 식각하여 도전물질이 리세스 상측으로부터 일정 깊이 제거된 형태가 되도록 한다. 즉, 도전물질은 리세스 저부에 일정 두께가 남겨져 매립형 게이트(210)가 된다.
그 다음, 매립형 게이트(210)가 형성된 리세스를 포함하는 마스크 패턴(미도시) 상부에 실링막(215)을 형성한다. 이때, 실링막(215)은 질화막을 포함하는 물질로 형성한다. 여기서, 실링막(215)은 매립형 게이트(210)를 완전히 매립하기 위해 형성하는 것이 바람직하다. 이어서, 활성영역(203) 및 가드링 활성영역(204)이 노출될때까지 평탄화 공정을 진행한다. 이와 같이, 평탄화 공정을 진행함에 따라 셀 영역(Ⅰ) 및 주변회로 영역(Ⅱ) 사이에 단차가 발생하지 않게 된다.
그 다음, 도 3b를 참조하면 노출된 활성영역(203) 및 가드링 활성영역(204) 표면에 게이트 산화막(217)을 형성한다. 이후 게이트 산화막(217)이 형성된 반도체 기판(200) 전체 표면에 제 1 폴리실리콘층(220)을 형성한다. 그리고, 제 1 폴리실리콘층(220)을 식각하여 비트라인 콘택홀(223)을 형성한다. 비트라인 콘택홀(223)은 셀 영역(Ⅰ)의 활성영역(203)에서 매립형 게이트(210) 사이의 영역과 가드링 활성영역(204)이 각각 노출되도록 형성하는 것이 바람직하다.
다음으로, 비트라인 콘택홀(223)을 포함하는 제 1 폴리실리콘층(220) 상부에 제 2 폴리실리콘층(225)을 형성한다. 그 다음, 제 2 폴리실리콘층(225) 상부에 배리어 메탈층(미도시) 및 금속층(227)을 형성한다. 배리어 메탈층(미도시)은 티타늄(Ti), 티타늄질화막(TiN) 및 이들의 조합 중 선택된 어느 하나로 형성하며, 금속층(227)은 텅스텐(W)을 포함하는 물질로 형성한다.
그 다음, 도 3c를 참조하면 금속층(227) 상부에 하드마스크층(230)을 형성한다. 하드마스크층(230)은 질화막을 포함하는 물질로 형성하는 것이 바람직하다.
다음으로, 도 3d를 참조하면 하드마스크층(230), 금속층(227), 제 2 폴리실리콘층(225) 및 제 1 폴리실리콘층(220)을 식각하여 셀 영역(Ⅰ)의 활성영역(203) 및 가드링 활성영역(204)에 비트라인(235)을 형성하고, 주변회로 영역(Ⅱ)에 게이트(240)을 형성한다. 여기서, 비트라인(235)은 비트라인 콘택플러그(225a) 상부에 제 2 폴리실리콘층(225), 금속층(227) 및 하드마스크층(230)이 적층된 형태로 형성할 수 있다.
이와 같이, 셀 영역(Ⅰ)의 비트라인(235) 및 주변회로 영역(Ⅱ)의 게이트(240)가 동일한 적층 구조로 형성됨에 따라 기존에 진행되던 주변회로 영역 오픈 마스크(Peri Open Mask), 셀 오픈 게이트 마스크(Cell Open Gate Mask) 및 식각 공정이 생략 가능하여 공정이 단순화되는 효과를 얻을 수 있다.
또한, 가드링 활성영역(204) 상에 기존에 가드 영역에 형성되었던 단차때문에 형성될 수 없었던 비트라인(235) 즉, 셀 영역(Ⅰ)과 동일한 비트라인(235)을 형성함으로써 셀 영역(Ⅰ)의 매립형 게이트의 산화 방지를 위해 구성된 가드링 활성영역(204)의 기능을 보완하고 산화 경로(Path)를 차단하여 게이트 산화공정에 의해 페일이 발생하는 것을 방지할 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
200 : 반도체 기판 203 : 활성 영역
204 : 가드링 활성 영역 205 : 소자분리막
210 : 매립형 게이트 215 : 실링막
217 : 산화막 220 : 제 1 폴리실리콘층
223 : 비트라인 콘택홀 225 : 제 2 폴리실리콘층
227 : 도전물질 230 : 하드마스크
235 : 비트라인 240 : 게이트
204 : 가드링 활성 영역 205 : 소자분리막
210 : 매립형 게이트 215 : 실링막
217 : 산화막 220 : 제 1 폴리실리콘층
223 : 비트라인 콘택홀 225 : 제 2 폴리실리콘층
227 : 도전물질 230 : 하드마스크
235 : 비트라인 240 : 게이트
Claims (13)
- 셀 영역, 주변회로 영역 및 이들의 경계부에 형성된 가드 영역을 포함하는 반도체 기판 전체 상부에 제 1 도전층을 형성하는 단계;
상기 셀 영역 및 가드 영역의 상기 제 1 도전층을 식각하여 비트라인 콘택홀을 형성하는 단계;
상기 비트라인 콘택홀을 포함하는 상기 제 1 도전층 상부에 제 2 도전층을 형성하는 단계;
상기 제 2 도전층 상부에 금속층을 형성하는 단계; 및
상기 금속층, 제 2 도전층 및 제 1 도전층을 식각하여 상기 셀 영역 및 가드 영역에 각각 비트라인을 형성하고, 주변회로 영역에 게이트를 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 제 1 도전층을 형성하는 단계 이전에,
상기 셀 영역, 가드 영역 및 주변회로 영역의 상기 반도체 기판 내에 활성 영역을 정의하는 소자분리막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 2에 있어서,
상기 제 1 도전층을 형성하는 단계 이전에,
상기 셀 영역의 상기 활성영역 내에 매립형 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 3에 있어서,
상기 매립형 게이트를 형성하는 단계는
상기 반도체 기판 상부에 마스크 패턴을 형성하는 단계;
상기 마스크 패턴을 식각 마스크로 상기 셀 영역의 상기 반도체 기판을 식각하여 리세스를 형성하는 단계; 및
상기 리세스 저부에 도전물질을 매립하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 4에 있어서,
상기 마스크 패턴은 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 4에 있어서,
상기 매립형 게이트를 포함하는 상기 리세스 상부에 실링막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 6에 있어서,
상기 실링막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 4에 있어서,
상기 실링막을 형성하는 단계 이후에,
상기 활성영역 표면에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 제 1 도전층 및 제 2 도전층은 폴리실리콘층을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 금속층은 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 금속층을 형성하는 단계 이후에,
상기 금속층 상부에 하드마스크층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 비트라인 및 상기 게이트는 동시에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 비트라인의 선폭은 상기 비트라인 콘택홀의 선폭보다 작게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR1020110113571A KR20130048624A (ko) | 2011-11-02 | 2011-11-02 | 반도체 소자의 제조 방법 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107808882A (zh) * | 2016-09-09 | 2018-03-16 | 联华电子股份有限公司 | 半导体集成电路结构及其制作方法 |
| US9947668B2 (en) | 2014-04-21 | 2018-04-17 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of forming the same |
| CN115188760A (zh) * | 2021-04-02 | 2022-10-14 | 长鑫存储技术有限公司 | 半导体结构的形成方法 |
-
2011
- 2011-11-02 KR KR1020110113571A patent/KR20130048624A/ko not_active Application Discontinuation
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| CN107808882B (zh) * | 2016-09-09 | 2021-10-22 | 联华电子股份有限公司 | 半导体集成电路结构及其制作方法 |
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