TWI565033B - 半導體裝置及製造其之方法 - Google Patents
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Description
本發明的一實施例涉及一種半導體裝置和製造其之方法。
最近，隨著半導體記憶裝置的數據儲存容量的增加以及整合程度也有所增加，各個單位晶胞的大小已被要求而變得越來越小。由於半導體裝置的整合度越來越高，一閘極和連接到一晶胞電晶體的位元線之間的距離變得更加密切。因此，寄生電容增大到降低了該半導體裝置的運行可靠性。為了提高該半導體裝置的可靠性，一掩埋式閘極結構已被提出。在該掩埋式閘極結構中，一導電材料形成於形成於一半導體基板中的一凹處中，並且該導電材料的上層部分與一絕緣膜覆蓋，使得一閘極可掩埋在該半導體基板中。因此，一位元線和形成在該半導體基板上的一位元線接觸插塞之間的電隔離是較明確地界定。包括該掩埋式閘極的一半導體裝置和用於製造其之方法如下所描述。
圖1是說明一傳統半導體裝置的佈局圖。
參照圖1，一半導體裝置包括一晶胞區域I和一周邊區域II。在一晶胞區域I中，形成一裝置隔離結構13，它定義了一主動區域15，以及形成複數個閘極25和複數個位元線(不顯示)。該閘極25是一掩埋的閘
極，並且一位元線接觸插塞30形成在位於該閘極25之間的該主動區域15上。與該位元線接觸插塞30接觸的該位元線(未顯示)以垂直該閘極25來形成。
圖2a和2b是說明該傳統半導體裝置和用於製造其之方法的橫截面圖，其中顯示沿圖1的a至a’所取得的橫截面。
參照圖2a，包括該晶胞區域I及該周邊區域II的一半導體基板10被蝕刻以形成一溝渠，用於定義該主動區域15的裝置隔離。該溝渠(未顯示)以一氧化物膜填滿以形成該裝置絕緣結構13。一整合裝置絕緣結構13形成於該晶胞區域I及該周邊區域II之間的一邊界區段。該裝置絕緣結構13和該晶胞區域I的主動區域15被蝕刻以形成一凹處。一閘極氧化物膜(未顯示)和一屏障金屬層(未顯示)形成在包括該凹處所造成的表面上。該屏障金屬層(未顯示)包括一氮化鈦(TiN)膜。一導電材料20是掩埋在具有該屏障金屬層(未顯示)的該凹處的下層部分。該導電材料20包括鎢。一第一密封氮化物膜23形成在包括該凹處所造成的表面上，該凹處藉由該導電材料20所填滿以形成一掩埋式閘極25。
參照圖2b中，該第一密封氮化物膜23被蝕刻以形成一位元線接觸孔，並且該位元線接觸孔藉由一導電材料所填滿，以形成一位元線接觸插塞30。一第二密封氮化物膜35形成在包括該位元線接觸插塞30所造成的結構上。開放該周邊區域II的一遮罩(未顯示)形成在該第二密封氮化物膜35上層部分上。該周邊區域II的該第一密封氮化物膜23和該第二密封氮化物膜35是使用該遮罩圖案作為一遮罩來移除。
用於形成一閘極的一閘極氧化製程是進行在該周邊區域II
以形成一閘極氧化物膜40。移除該遮罩圖案(未顯示)。用於形成一位元線的製程是被進行在該晶胞區域I上，並且用於形成一閘極的製程是被進行在該周邊區域II上。
由於在掩埋式閘極25形成於該晶胞區域I之後，該閘極氧化製程進行在該周邊區域II上，產生自該氧化製程的氧離子可沿著圖2b中所顯示的路徑“A”的氧化路徑來移動。結果，該掩埋式閘極25的一屏障金屬層(未顯示)的該TiN膜被氧化。該屏障金屬層的氧化導致一閘極氧化物層完整性(gate oxide integrity，GOI)失敗和一無限傳感延遲(unlimited sensing delay，USD)失敗。
為了防止GOI失敗和USD失敗，在該掩埋式閘極和該晶胞區域的周邊電路開放遮罩之間的重疊要求至少640nm或以上的重疊，並且在該開放遮罩的該周邊區域的閘極之間的距離需要至少740nm或以上的空間。在該晶胞區域的該掩埋式閘極和該周邊區域的該閘極之間的距離需要至少1380nm或以上的空間。然而，由於在該晶胞區域和該周邊區域之間的最小距離的增加，晶粒的大小也增加，導致在每片晶圓上的晶粒數目減少，從而降低成本效率。
本發明的各種實施例是針對形成一主動區域，其作為沿著一晶胞區域和一周邊區域的一邊界部分之一保護環，並且形成在該主動區域中的一掩埋式閘極或一位元線接觸，所以該晶胞區域可具有一完整的密封結構，從而提高了半導體裝置的特點。
根據本發明的實施例，一種包括一晶胞區域和一周邊區域的
半導體裝置，該半導體裝置包括：一保護環區域，位於該晶胞區域和該周邊區域之間，該保護環區域具有一屏障結構。
該屏障結構具有一掩埋式閘極的形狀。該屏障結構包括一導電材料和一絕緣膜，其位於定義於一保護環區域的溝渠。該導電材料包括鎢、氮化鈦薄膜及其組合。該絕緣膜包括一氮化物膜。
該絕緣膜形成在該保護環區域和該晶胞區域的一上層部分。該屏障結構是形成在該保護環區域上的一插塞。該插塞具有與形成在該晶胞區域上的一位元線接觸插塞大致相同的尺寸。該插塞包括選自由一多晶矽層、一金屬層和其組合所組成的群組中之一者。
根據本發明的實施例，一種製造一半導體記憶裝置的方法，該方法包括：提供具有一晶胞區域、一保護環區域和一周邊區域的一基板，該保護環區域位於該晶胞區域和該周邊區域之間；蝕刻在該保護環區域中的一凹處以形成一凹處；填充導電材料至該凹處；以及沉積一絕緣膜於該導電材料上的該凹處，以在該保護環區域中形成一屏障結構。
該導電材料包括選自由鎢、氮化鈦薄膜及其組合所組成的群組中之一者。該絕緣膜包括一氮化物膜，以及當該絕緣膜將沉積於該凹處時，該絕緣膜沉積在該周邊區域和該保護環區域上，該方法進一步包括：移除覆蓋該周邊區域的該絕緣膜的部分，其具有只暴露該周邊區域的一遮罩。
同時形成該屏障結構與該晶胞區域中的一閘極。該保護環區域圍繞該晶胞區域的周圍。
根據本發明的實施例，一種製造一半導體裝置的方法，該方
法包括：形成一保護環區域於一晶胞區域和一周邊區域之間；沉積一絕緣膜在該晶胞區域、該保護環區域及該周邊區域上；蝕刻該絕緣膜以形成一接觸孔來暴露該保護環區域的一部分；沉積導電材料於該接觸孔以形成一接觸插塞；以及移除覆蓋該周邊區域的該絕緣膜以開放該周邊區域，其中，在一位元線接觸插塞正形成在該晶胞區域中時，該接觸插塞於同一時間形成。
該接觸插塞是一虛擬接觸插塞，並且其被配置以漂浮。該絕緣膜包括一氮化物膜。該導電材料包括選自由一多晶矽層、一金屬層和其組合所組成的群組中之一者。該接觸插塞被配置以防止氧粒子遷移入該晶胞區域。當該掩埋式閘極形成時，沉積該絕緣膜。
10‧‧‧半導體基板
13‧‧‧裝置隔離結構
15‧‧‧主動區域
20‧‧‧導電材料
23‧‧‧第一密封氮化物膜
25‧‧‧閘極
30‧‧‧位元線接觸插塞
35‧‧‧第二密封氮化物膜
40‧‧‧閘極氧化物膜
100‧‧‧半導體基板
103‧‧‧裝置隔離膜
105、107‧‧‧主動區域
110‧‧‧氧化物圖案
115、115a、115b‧‧‧凹處
120‧‧‧導電材料
123‧‧‧第一密封氮化物膜
125a‧‧‧第一閘極
125b‧‧‧第二閘極
127a‧‧‧位元線接觸孔
127b‧‧‧位元線接觸孔
130、130a、130b‧‧‧位元線接觸插塞
135‧‧‧第二密封氮化物膜
140‧‧‧閘極氧化物膜
圖1是說明一傳統半導體裝置的佈局圖。
圖2a和2b是說明一傳統半導體裝置的橫截面圖。
圖3是說明根據本發明的實施例的半導體裝置的佈局圖。
圖4a至4h是說明根據本發明的實施例來製造半導體裝置的方法的橫截面圖。
圖5a至5h是說明根據本發明的另一實施例來製造半導體裝置的方法的橫截面圖。
本發明將參考所附圖式來詳細地描述之。
圖3是說明根據本發明的實施例的半導體裝置的佈局圖。
參照圖3，一半導體裝置包括一晶胞區域I和一周邊區域II。
在該晶胞區域I中，定義一第一主動區域105的裝置絕緣結構103被形成，並且複數個第一閘極125a形成在該第一主動區域105中。該第一閘極125a可是一掩埋式閘極，但不侷限於此。在該第一主動區域105中，兩個第一閘極125a可形成。一位元線接觸插塞130是形成在該第一閘極125a之間的該第一主動區域105上。接觸該位元線接觸插塞130的一位元線(未顯示)以垂直該第一閘極125a來形成。
可作為一保護環的一第二主動區域107被形成在該晶胞區域I及該周邊區域II之間。在該第二主動區域(或一保護環區域)107中，一第二閘極125b形成了。該第二閘極125b可是一掩埋式閘極，其具有與該第一閘極125a大致相同的結構。在本發明的實施例中，該第二閘極125b不包括在該主動區域107中，但一位元線接觸插塞包括在該主動區域107的上層部分。在該第二主動區域107中的該第二閘極125b可作為一保護環結構，以防止氧離子從該周邊區域II滲透到該晶胞區域I。
圖4a至4h是說明根據本發明的實施例來製造半導體裝置的方法的橫截面圖，其中顯示沿圖3的a至a’所取得的橫截面。
參照圖4a中，包括該晶胞區域I及該周邊區域II的一半導體基板100被蝕刻以形成用於裝置隔離的一第一溝渠。在該第一溝渠以一氧化物膜填滿之後，進行一平坦化製程以形成一裝置隔離結構103。該裝置絕緣結構103定義在該晶胞區域I中的該第一主動區域105、該晶胞區域I和該周邊區域II的邊境處的第二主動區域107以及在該周邊區域II中的第三主動區域105。該第二主動區域107形成在該晶胞區域I中的第一主動區
域105和該周邊區域II中的第三主動區域105之間。
有別於傳統藝術在晶胞區域I及周邊區域II是直接與彼此接觸，本發明的晶胞區域I及周邊區域II是藉由第二主動區域107來相互隔離。
參照圖4b，定義一閘極區域的一氧化物圖案110被形成在包括裝置隔離結構103的半導體基板100的上層部分上。該閘極區域也定義了在形成於該晶胞區域I及該周邊區域II之間的該主動區域107的上層部分。在晶胞區域I中的一裝置絕緣結構103、在晶胞區域I中的第一主動區域105以及第二主動區域107使用作為一遮罩的氧化物圖案110來蝕刻，以形成第一主動區域105和在晶胞區域I中的裝置絕緣結構103中的一第一凹處115a和該第二主動區域107中的第二凹處115b。第一和第二凹處115a和115b的深度是由不同的選擇性蝕刻所達成，該差異來自包括一氧化物膜的該裝置絕緣結構103和包括一矽材料的第一和第二主動區域105、107之間。
參照圖4c，對晶胞區域I進行一閘極氧化製程，以在第二主動區域107中的第一凹處115a和115b上形成一閘極氧化物膜。一屏障金屬層(未顯示)形成在包括凹處115a和115b的氧化物圖案110上。該屏障金屬層(未顯示)可以包括一TiN膜並且能具有從約50至約70Å的厚度範圍。一導電材料120形成在包括凹處115a和115b的氧化物圖案110的上層部分上。該導電材料120可由鎢、一TiN膜或其組合所形成。該導電材料120可能包括鎢，這是藉由化學氣相沉積(chemical vapor deposition，CVD)方法來形成以具有從約1400至約1600Å的厚度範圍。
參照圖4d，進行一化學機械拋光(chemical mechanical polishing，CMP)製程以暴露該氧化物圖案110，從而平坦化該導電材料120。
該氧化物圖案110的上層部分可以藉由CMP製程來部分移除。該導電材料120進一步藉由回蝕製程來蝕刻，使得導電材料120具有一定的深度的形狀，其從第一和第二凹處115a和115b的頂部移除。導電材料120具有約600至約800Å的厚度範圍，其仍然在第一和第二凹處115a和115b的底部。
參考圖4e和4f，一第一密封氮化物膜123沉積在半導體基板100的上層部分上，該半導體基板包括以導電材料120部分填充的第一和第二凹處115a和115b，從而形成在該晶胞區域I中的第一掩埋式閘極125a和在第二主動區域107中的第二掩埋式閘極125b。第二掩埋式閘極125b是作為一屏障結構的一虛擬閘極，以防止雜質或不期望的粒子(如氧離子)從周邊區域II滲透入晶胞區域I。形成該第一密封氮化物膜123以填充第一和第二凹處115a和115b。第一密封氮化膜123具有約600至約800Å的厚度範圍。形成於第二主動區域107中的第二掩埋式閘極125b可以大致與晶胞區域I中的第一掩埋式閘極125a相同的寬度來形成。寬度可以依據周邊區域II的製程邊緣來調整。
定義一位元線接觸區域的一遮罩圖案(未顯示)被形成在第一密封氮化物膜123的上層部分。該遮罩圖案(未顯示)可由碳、一氮氧化矽(SiON)膜或其組合所形成。第一密封膜123使用遮罩圖案(未顯示)來蝕刻，以形成一位元線接觸孔。遮罩圖案(未顯示)是在這個時候被移除。形成該位元線接觸孔以暴露在第一閘極125a某一側處的半導體基板100，該第一閘極125a形成在第一主動區域105中。如多晶矽層、金屬層或其組成的材料形成在包括位元線接觸孔的所造成的表面上。進行一回蝕製程以形成一位元線接觸插塞130，其填充該位元線接觸孔。
參照圖4g，第二密封氮化物膜135被沉積在包括該位元線接觸插塞130的第一密封氮化物膜123上。第二密封氮化物膜135以厚度約100至約300Å來沉積。參照圖4g，開放周邊區域II的遮罩圖案(未顯示)形成在第二密封氮化物膜135的上層部分上。形成於周邊區域II的氧化物圖案110、第一密封氮化物膜123和第二密封氮化物膜135使用蝕刻遮罩(未顯示)來蝕刻。
開放周邊區域II的遮罩圖案(未顯示)形成以重疊在第二主動區域107中的第二掩埋式閘極125b，使得第二掩埋式閘極125b不將完全暴露。
進行一閘極氧化製程以在周邊區域II中的半導體基板100上形成閘極氧化物膜140。執行閘極氧化製程以在周邊區域II形成第三閘極(未顯示)。
如上所述，第二主動區域107形成在晶胞區域I及周邊區域II之間。第二掩埋式閘極125b形成在主動區域107中，以將晶胞區域I與周邊區域II分開(詳見圖4h中的“B”)。在用於在周邊區域II中形成該閘極氧化物膜140的一閘極氧化製程中，第二掩埋式閘極125b防止氧離子滲透入晶胞區域I，並且從而防止TiN膜的氧化。TiN膜以作為形成晶胞區域I中的第一掩埋式閘極125a的一屏障金屬層(未顯示)來形成。換言之，從周邊區域II至晶胞區域I的基板100中的氧化路徑是藉由主動區域107和第二掩埋式閘極125b所阻擋，從而防止晶胞區域I中的性能退化。
圖5a至5h是說明根據本發明的另一實施例來製造半導體裝置的方法的橫截面圖，其中顯示沿圖3的a至a’所取得的橫截面。
參照圖5a中，具有晶胞區域I和周邊區域II的半導體基板100被蝕刻以形成用於裝置隔離的溝渠，其定義在晶胞區域I中的第一主動區域105、在晶胞區域I和周邊區域II之間的第二主動區域107以及在周邊區域II中的第三主動區域105。在溝渠(未顯示)以氧化物膜填滿之後，進行一平坦化製程以形成該裝置隔離結構103。用於將晶胞區I與周邊區域II隔離的第二主動區域107形成在晶胞區域I及周邊區域II的邊境處。
參考圖5b，定義一閘極區域的氧化物圖案110形成在包括裝置隔離結構103的半導體基板100的上層部分上。閘極區域定義於晶胞區域I中，但不是在第二主動區域107或周邊區域II中。在晶胞區域I中的該裝置絕緣結構103和主動區域105都使用作為一遮罩的氧化物圖案110來蝕刻，以形成第一凹處115。
參照圖5c，閘極氧化製程進行在晶胞區域I上以形成在該第一凹處115中的一閘極氧化物膜(未顯示)。一屏障金屬層(未顯示)形成在包括凹處115的氧化物圖案110的表面上。該屏障金屬層(未顯示)可以TiN膜來形成並且具有約50至約70Å的厚度範圍。導電材料120形成在包括第一凹處115的氧化物圖案110上。導電材料120可以選自鎢、一TiN膜和其組合。例如，該導電材料120可藉由化學氣相沉積法來以鎢(W)所形成，其具有約1400至約1600Å的厚度範圍。
在進行CMP製程以暴露氧化物圖案110之後，導電材料120進一步藉由回蝕製程來蝕刻，使得導電材料填充第一凹處115的下層部分。從第一凹處115的最下層部分算起，導電材料120仍然具有約600至約800Å的厚度範圍。
參照圖5d，一第一密封氮化矽膜123形成在包括第一凹處115的半導體基板100的上層部分上。形成第一密封氮化物膜123以填充第一凹處115的上層部分，以形成一掩埋式閘極125。第一密封氮化物膜123具有約600至約800Å的厚度範圍。參考圖5e，定義一位元線接觸區域的遮罩圖案(未顯示)被形成在第一密封氮化物膜123的上層部分。遮罩圖案(未顯示)可由碳、一SiON膜或其組合所形成。
第一密封氮化物膜123被蝕刻以在第一主動區域105中形成第一位元線接觸孔127a，然後遮罩(未顯示)被移除。位元線接觸孔127b被形成以暴露位於第一主動區域105中的閘極125的某一側的半導體基板100。第二位元線接觸孔127b也形成於位於晶胞區域I和周邊區域II之間的第二主動區域107。
在談到圖5f，如多晶矽層、金屬層和其組成的層形成在包括第一和第二位元線接觸孔127a和127b的第一密封氮化物膜的上層部分上。進行一回蝕製程以形成第一和第二位元線接觸插塞130a和130b。形成於第二主動區域107中的第二位元線接觸插塞130b的寬度可形成與在晶胞區域I的第一主動區域105中的第一位元線接觸插塞130a的寬度相同。不過，寬度可根據鄰近的周邊區域II的製程邊界來調整。形成於第二主動區域107中的第二位元線接觸插塞130b阻擋在隨後的氧化製程中氧氣可以從周邊區域II滲透入晶胞區域I的路徑。在目前的實施例中，第二位元線接觸插塞130b是可作為屏障的一虛擬位元線接觸插塞，以防止氧離子或粒子從周邊區域II遷入至晶胞區域I。參考圖5g和5h，第二密封氮化物膜135沉積在包括第一和第二位元線接觸插塞130a和130b的第一密封氮化物膜123的上
層部分。開放周邊區域II的一遮罩圖案(未顯示)形成在該第二密封氮化物膜135的上層部分。在周邊區域II中的氧化物圖案110、第一密封氮化物膜123和第二密封氮化物膜135使用遮罩圖案(未顯示)作為一屏障來圖案化。開放周邊區域II的遮罩圖案(未顯示)被形成以重疊部分的位元線接觸插塞130b，其形成在保護環主動區域107中，使得形成在保護環主動區域107中的位元線接觸插塞130b不會被暴露。然而，部分的位元線接觸插塞130b可被暴露，但整個位元線接觸插塞130b不會暴露。
進行一閘極氧化製程以在晶胞區域I的第二密封氮化物膜135上或者在周邊區域II的半導體基板100的表面上形成閘極氧化膜140。進行閘極氧化過以形成周邊區域II的閘極。
第二主動區域107形成在晶胞區域I及周邊區域II之間。該第二位元線接觸插塞130b形成於第二主動區域107(詳見圖5h的“C”)中。用於在周邊區域II中形成閘極氧化物膜140的閘極氧化製程中，從周邊區域II進入晶胞區域I的氧化路徑被阻擋，從而使得擔任一屏障金屬層(未顯示)並且由晶胞區域I的掩埋式閘極125形成的TiN膜可以得到保護，免受不期待的氧化。也就是說，半導體基板100的下層部分中的氧化路徑可藉由第二主動區域107所阻擋，而半導體基板100的上層部分中的氧化路徑可藉由第二位元線接觸插塞130b所阻擋。
如上所述，根據本發明的實施例，一半導體裝置和製造其之方法可以防止形成在一晶胞區域中的一掩埋式閘極的氧化，也防止由於該掩埋式閘極的氧化所導致的GOI失敗和USD失敗，從而提高半導體裝置的產量。此外，在該晶胞區域的該掩埋式閘極和一周邊區域的一閘極之間的
足夠距離能被確保。
本發明的上述實施例是說明性的，而不是限制性的。各種替代物和等效物是可能的。本發明沒有限制描述於此的沉積、蝕刻拋光及圖案化步驟的類型。本發明也不限於任何特定類型的半導體裝置。例如，本發明可以實現在動態隨機存取記憶體(dynamic random access memory，DRAM)裝置或非揮發性儲存裝置。其他增加、刪減或修改是顯而易見是鑑於本披露，並且意圖落入該追加的申請專利範圍中的範疇。
103‧‧‧裝置隔離膜
105、107‧‧‧主動區域
125a‧‧‧第一閘極
125b‧‧‧第二閘極
130‧‧‧位元線接觸插塞
Claims (5)
- 一種製造一半導體記憶裝置的方法，該方法包括：提供具有一晶胞區域、一保護環區域和一周邊區域的一基板，該保護環區域位於該晶胞區域和該周邊區域之間；蝕刻在該保護環區域中一凹處以形成一凹處；填充導電材料至該凹處；以及沉積一絕緣膜於該導電材料上的該凹處內，以在該保護環區域中形成一屏障閘極。
- 根據申請專利範圍第1項之方法，其中，該導電材料包括選自由鎢、氮化鈦薄膜及其組合所組成的群組中之一者。
- 根據申請專利範圍第1項之方法，其中，該絕緣膜包括一氮化物膜，以及其中當該絕緣膜正沉積於該凹處內時，該絕緣膜沉積在該周邊區域和該保護環區域上，該方法進一步包括：以只暴露該周邊區域的一遮罩來移除覆蓋該周邊區域的該絕緣膜的部分。
- 根據申請專利範圍第1項之方法，其中，同時形成該屏障閘極與該晶胞區域中的一晶胞閘極。
- 根據申請專利範圍第1項之方法，其中，該保護環區域圍繞該晶胞區域的周圍。
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