KR100646203B1 - 자기정렬된 플로팅게이트 공정을 이용한 플래시 메모리소자의 제조 방법 - Google Patents
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Abstract
본 발명은 셀영역과 주변회로영역에서의 플로팅게이트의 두께를 일정하게 확보하면서 패드질화막의 두께를 줄여 필드산화막의 갭필마진을 높일 수 있는 자기정렬된 플로팅게이트 공정을 이용한 플래시 메모리 소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 플래시 메모리 소자의 제조 방법은 복수개의 활성영역을 정의하는 트렌치를 갖는 반도체 기판의 상기 트렌치에 하부가 매립되고 상기 반도체 기판의 표면 위로 상부가 돌출되는 형상을 갖는 필드산화막을 형성하는 단계, 상기 필드산화막의 폭을 줄이는 단계, 상기 폭이 줄어든 필드산화막을 포함한 전면에 터널산화막을 형성하는 단계, 상기 터널산화막 상에 상기 필드산화막에 의해 노출된 활성영역 상부를 채울때까지 전면에 도전막을 형성하는 단계, 상기 필드산화막에 의해 생성된 상기 도전막의 단차를 제거하기 위한 1차 화학적기계적연마 단계, 및 상기 1차 화학적기계적연마와는 다른 종류의 슬러리를 이용하여 상기 필드산화막이 드러날때까지 상기 단차가 제거된 도전막을 2차 화학적기계적연마하여 상기 반도체 기판의 모든 영역에 걸쳐 균일하게 자기정렬된 플로팅게이트를 포함한다.
플래시 메모리, 자기정렬된 플로팅게이트, CMP
Description
도 1a 내지 도 1g는 종래기술에 따른 SA-FG 공정을 이용한 플래시시메모리소자의 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2h는 본 발명의 실시예에 따른 자기정렬된 플로팅게이트 공정을 이용한 플래시시메모리소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 패드산화막
23 : 패드질화막 24 : 트렌치
25 : 필드산화막 26 : 터널산화막
27 : FG-폴리실리콘막 27c, 27d : 플로팅게이트
본 발명은 반도체 제조 기술에 관한 것으로, 특히 플래시메모리소자의 플로팅게이트 제조 방법에 관한 것이다.
반도체소자의 집적도가 높아짐에 따라 플래시 메모리 소자(Flash Memory device)에서 활성영역과 플로팅게이트의 정렬(Align)에 어려움이 있어 소자 특성의 열화가 나타난다. 이를 해결하고자 '자기정렬된 플로팅게이트(Self-aligned Floating gate; 이하 'SA-FG'라고 약칭함)'라는 공정이 도입되었는데, 이 SA-FG 공정은 소자의 필드영역(Field region)과 플로팅게이트를 CMP(Chemical Mechanical Polishing) 공정으로 분리시키는 공정이다.
도 1a 내지 도 1g는 종래기술에 따른 SA-FG 공정을 이용한 플래시시메모리소자의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 셀영역과 주변회로영역이 정의된 반도체 기판(11) 상에 패드산화막(12)과 패드질화막(13)을 적층 형성한 후, 마스크 및 건식식각 방식으로 반도체 기판(11)을 소정 깊이로 식각하여 ISO 트렌치(Isolation trench, 14)를 형성한다. 이상의 공정을 STI(Shallow Trench Isolation) 공정이라고 하며, 패드질화막(13) 상에 감광막을 이용한 마스크(도시 생략)를 형성하고, 이 마스크를 식각장벽으로 패드질화막(13)과 패드산화막(12)을 식각하며, 패드질화막(13)을 식각장벽으로 반도체 기판(11)을 식각하여 ISO 트렌치(14)를 형성한다.
도 1b에 도시된 바와 같이, ISO 트렌치(14)를 채울때까지 전면에 ISO 갭필산화막(15)을 증착한다. 이때, ISO 갭필산화막(15)은 HDP(High Density Plasma) 산화 막, O3 계열의 TEOS, SOD(Spin On Dielectric)로 형성한다.
이러한 ISO 갭필산화막(15) 증착후의 결과를 살펴보면, 셀영역에 비해 주변회로영역에서 높이가 더 높은 상태가 된다.
도 1c에 도시된 바와 같이, 셀영역과 주변회로영역에서의 두께 균일화를 위한 CMP 공정을 진행한다.
즉, 패드질화막(13)의 표면이 드러날때까지 ISO 갭필산화막(15)을 CMP한다. 이때, 슬러리는 산화막과 질화막의 연마선택비가 30 이상인 슬러리를 사용한다.
이러한 CMP 공정을 통해 셀영역과 주변회로영역간 평탄화가 가능하고, 고선택비를 사용하여 CMP 공정을 진행하므로 패드질화막(13)과 ISO 갭필산화막(15)의 손실을 최소한으로 유지한다.
이하, 평탄화된 ISO 갭필산화막(15)을 '필드산화막(15)'이라고 약칭한다.
도 1d에 도시된 바와 같이, 인산(H3PO4) 용액을 이용하여 패드질화막(13)을 스트립한다. 여기서, 패드질화막(13) 제거후에 필드산화막(15)이 반도체 기판(11) 표면으로부터 상당량 올라와 있어야 후속 공정이 가능하기 때문에 초기 증착시 패드질화막(13)의 두께는 높은 값을 가져야 한다.
이어서, BOE 또는 HF를 이용한 습식식각을 진행하여 패드산화막(12)을 제거한다.
도 1e에 도시된 바와 같이, 필드산화막(15)을 일부 식각하여 플로팅게이트가 형성될 수 있는 폭을 확보한다. 즉, 필드산화막(15)에 대해 상부 및 측면에서의 습 식식각을 유도한다.
이때, 필드산화막(15)의 일부 식각 공정은 BOE 또는 HF를 이용한 습식식각으로 진행한다.
이러한 습식식각을 통해 필드산화막(15)의 폭을 줄여 플로팅게이트의 폭을 맞춰주는데, 이 과정에서도 필드산화막(15)의 높이가 줄어들게 되어 일정 높이의 플로팅게이트를 확보하려면 그만큼 패드질화막의 두께가 두꺼워야 한다.
도 1f에 도시된 바와 같이, 전면에 터널산화막(Tunnel oxide, 16)을 증착한 후, 터널산화막(16) 상에 플로팅게이트로 사용되는 폴리실리콘막(17)을 증착한다. 이하, 폴리실리콘막(17)을 'FG-폴리실리콘막(17)'이라고 약칭한다.
이때, FG-폴리실리콘막(17)의 높이는 후속 CMP 공정의 마진을 고려하여 설정한다.
도 1g에 도시된 바와 같이, FG-폴리실리콘막(17)에 대해 CMP 공정을 진행하여 플로팅게이트(17a, 17b)를 형성한다. 이상의 공정을 자기정렬된 플로팅게이트 공정이라고 하는 것이다.
여기서, FG-폴리실리콘막(17)의 CMP 공정은 폴리실리콘과 산화막의 선택비가 높은 슬러리를 이용하여 진행한다. 이때 산화막이 스톱층으로 작용가능하나, 패턴밀도의 차이가 있기 때문에 셀영역의 에지와 주변회로영역의 넓은 활성영역이 취약해져 낮은 플로팅게이트 높이를 갖게 된다. 즉, 셀영역에서의 플로팅게이트(17a)에 비해 주변회로영역의 플로팅게이트(17b)의 높이가 더 낮다.
그러나, 종래기술은 폴리실리콘과 산화막의 선택비가 높은 슬러리를 이용하 여 자기정렬된 플로팅게이트 공정의 CMP 공정을 진행하는 경우, 셀영역과 주변회로영역에 존재하는 단차, 산화막과 폴리실리콘의 연마선택비에 의하여 셀영역의 에지지역과 주변회로영역의 넓은 활성영역이 취약한 특성을 나타낸다.
예컨대, 셀영역의 에지지역의 필드산화막의 높이가 낮아져 플로팅게이트의 높이를 낮추며, 주변회로영역의 넓은 활성영역에 남는 폴리실리콘또한 한계값 이하가 된다. 또한, CMP후의 연마불균일도에 의하여 CMP후 형성된 플로팅게이트의 높이가 웨이퍼 내에서 편차가 심하게 나타나고, 그리고, 셀영역과 주변회로영역의 패턴밀도(Pattern density) 차이에 의해 남는 FG-폴리실리콘막의 편차가 크게 나타나 후속 게이트식각 공정의 마진이 부족해지는 문제가 있다.
플래시 메모리 소자 특성상 플로팅게이트의 두께는 일정 두께 이상이 되어야 하는데, 종래기술의 슬러리를 이용한 CMP 공정에서는 CMP후의 웨이퍼내에서와 셀과 주변회로영역에서의 두께 편차에 의해 CMP후의 최소 폴리실리콘(플로팅게이트) 두께 값을 스펙에 만족시키기 위하여 필드산화막의 두께 상향이 불가피하다. 필드산화막의 두께 상향은 패드질화막의 두께를 상향시켜야 하며, 패드질화막의 두께를 상향시키면 필드산화막 증착시 증착해야 하는 트렌치의 종횡비가 커져서 ISO 갭필산화막의 갭필마진이 부족하게 되는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 셀영역과 주변회로영역에서의 플로팅게이트의 두께를 일정하게 확보하면서 패드질화막 의 두께를 줄여 필드산화막의 갭필마진을 높일 수 있는 자기정렬된 플로팅게이트 공정을 이용한 플래시 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 플래시 메모리 소자의 제조 방법은 복수개의 활성영역을 정의하는 트렌치를 갖는 반도체 기판의 상기 트렌치에 하부가 매립되고 상기 반도체 기판의 표면 위로 상부가 돌출되는 형상을 갖는 필드산화막을 형성하는 단계, 상기 필드산화막의 폭을 줄이는 단계, 상기 폭이 줄어든 필드산화막을 포함한 전면에 터널산화막을 형성하는 단계, 상기 터널산화막 상에 상기 필드산화막에 의해 노출된 활성영역 상부를 채울때까지 전면에 도전막을 형성하는 단계, 상기 필드산화막에 의해 생성된 상기 도전막의 단차를 제거하기 위한 1차 화학적기계적연마 단계, 및 상기 1차 화학적기계적연마와는 다른 종류의 슬러리를 이용하여 상기 필드산화막이 드러날때까지 상기 단차가 제거된 도전막을 2차 화학적기계적연마하여 상기 반도체 기판의 모든 영역에 걸쳐 균일하게 자기정렬된 플로팅게이트를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 1차 화학적기계적연마 단계는, 상기 필드산화막에 의해 생성된 상기 도전막의 단차에 대해 연마압력에 따라 단차가 높은 지역에서는 연마속도가 높고 단차가 낮은 지역에서는 연마속도가 낮은 제1슬러리를 이용하여 진행하는 것을 특징으로 하며, 상기 제1슬러리는 연마입자, 첨가제 및 억제제의 혼합물로서, pH는 4∼10, 비중은 1.1∼1.3, 점도는 1∼3cps인 것을 특징으로 하고, 상기 2차 화학적기계적연마는 상기 필드산화막과 상기 도전막의 연마선택비가 큰 고선택비의 제2슬러리를 이용하여 진행하는 것을 특징으로 하며, 상기 제2슬러리는 연마입자, 첨가제 및 안정화제의 혼합물로서 pH는 9∼12, 비중은 1.1∼1.2, 점도는 1∼3cps인 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 자기정렬된 플로팅게이트 공정을 이용한 플래시시메모리소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 셀영역과 주변회로영역이 정의된 반도체 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 적층 형성한 후, 마스크 및 건식식각 방식으로 패드층 패턴을 형성하고, 이 패드층 패턴을 식각배리어로 반도체 기판(21)을 소정 깊이로 식각하여 복수개의 활성영역을 정의하는 ISO 트렌치(Isolation trench, 24)를 형성한다. 이상의 공정을 STI(Shallow Trench Isolation) 공정이라고 하며, 패드질화막(23) 상에 감광막을 이용한 마스크(도시 생략)를 형성하고, 이 마스크를 식각장벽으로 패드질화막(23)과 패드산화막(22)을 식각하여 패드층 패턴을 형성하며, 패드질화막(23)을 식각배리어로 반도체 기판(11)을 식각하여 ISO 트렌치(24)를 형성한다.
상기한 STI 공정에서, 패드산화막(22)은 80Å∼100Å 두께로 형성하고, 패드질화막(23)은 후속 ISO 갭필산화막의 높이를 고려하여 800Å∼2000Å 두께로 형성하되 바람직하게는 1000Å∼2000Å 두께로 형성한다. 그리고, ISO 트렌치(24)는2000Å∼3000Å 깊이로 형성한다.
도 2b에 도시된 바와 같이, ISO 트렌치(24)를 채울때까지 전면에 ISO 갭필산화막(25)을 증착한다. 이때, ISO 갭필산화막(25)은 4000Å∼6000Å 두께로 증착하는데, HDP(High Density Plasma) 산화막, O3 계열의 TEOS, SOD(Spin On Dielectric)을 단독으로 형성하거나 이들 산화막을 적층하여 형성한다.
이러한 ISO 갭필산화막(25) 증착후의 결과를 살펴보면, 셀영역에 비해 주변회로영역에서 높이가 더 높은 상태가 된다.
도 2c에 도시된 바와 같이, 셀영역과 주변회로영역에서의 두께 균일화를 위한 ISO 갭필산화막(25)의 CMP 공정을 진행한다.
예컨대, ISO 갭필산화막(25)의 CMP 공정은 패드질화막(23) 상부의 ISO 갭필산화막(25)만을 제거하는 1차 연마와 패드질화막(23) 상부에서 연마가 멈추는 2차 연마의 두단계로 나누어 진행한다.
상기 ISO 갭필산화막(25)의 CMP 공정시, 1차 연마는 퓸드 또는 콜로이달 실리카를 연마입자로 갖고 pH가 9∼12인 슬러리를 이용하며, 패드질화막(23) 상부에서 ISO 갭필산화막(25)을 500Å∼1500Å 두께로 남기는 조건으로 진행한다.
그리고, 2차 연마는 세리아계 연마입자를 갖고 pH가 6∼8인 슬러리를 사용하 되, 산화막과 질화막의 선택비가 높은 즉 산화막 대 질화막의 연마선택비가 적어도 30:1인 고선택비 슬러리(High Selective Slurry)를 사용하여 패드질화막(23)에서 연마가 멈추는 조건으로 진행한다. 예컨대, 2차 연마는 산화막 대 질화막의 연마선택비가 적어도 30:1인 고선택비슬러리를 이용하면 산화막의 연마속도가 매우 빠르게 되는데, 이는 슬러리에 첨가된 첨가제(Additive)가 질화막에 흡착되어 질화막이 연마되는 것을 방지하도록 하여 질화막에서 연마가 멈추기 때문이다.
2차 연마시 사용하는 고선택비슬러리는 연마입자와 첨가제의 혼합물로서, pH는 6∼8, 점도(viscosity)는 1∼3cps이다. 먼저, 연마입자(abrasive)는 세리아(앵귤러(angular) CeO2, 스페리컬(spherical) CeO2)계를 사용하고, 연마입자의 1차 입자 크기는 50∼200nm, 2차 입자 크기는 200∼400nm, 고선택비슬러리내 연마입자의 함량(solid content)은 0.1∼5중량%이다. 그리고, 첨가제는 유기첨가제(organic additive)를 사용하는데 유기첨가제로는 불소를 첨가한 카르복실산(Fluorinated Carboxylic Acids), 폴리아크릴산(Polyacrylic Acids), 카르복실산(Carboxylic Acids), 4차 암모늄염(Quartenary Ammonium Salts), 폴리비닐알콜(PolyVinyl Alcohols) 또는 폴리아미드(Polyamide)를 이용한다.
이러한 ISO 갭필산화막(25)의 두 단계 CMP 공정을 통해 셀영역과 주변회로영역간 평탄화가 가능하고, 2차 연마가 고선택비 슬러리를 사용하여 진행하므로 패드질화막(23)과 ISO 갭필산화막(25)의 손실을 최소한으로 유지한다.
이하, CMP 공정이 완료된 ISO 갭필산화막(25)을 필드산화막(25)이라고 약칭 한다.
후속 공정으로, ISO 갭필산화막(25)의 CMP 공정후에 존재하는 레시듀(Residue)를 제거할 목적으로 NH4OH와 HF을 혼합한 세정을 실시한다.
도 2d에 도시된 바와 같이, 인산(H3PO4) 용액을 이용하여 패드질화막(23)을 스트립한다.
도 2e에 도시된 바와 같이, BOE 또는 HF를 이용한 습식식각을 진행하여 패드산화막(22)을 제거하고, 연속해서 BOE 또는 HF를 이용한 습식식각으로 필드산화막(25)을 일부 식각하여 플로팅게이트가 형성될 수 있는 폭을 확보한다. 즉, 필드산화막(25)에 대해 상부 및 측면에서의 습식식각을 유도하여 폭을 줄이므로써 후속 플로팅게이트의 폭을 확보한다.
이러한 습식식각을 통해 제거되는 필드산화막(25)의 두께는 100Å∼300Å 범위이다.
도 2f에 도시된 바와 같이, 전면에 터널산화막(Tunnel oxide, 26)을 증착한 후, 터널산화막(26) 상에 플로팅게이트로 사용되는 폴리실리콘막(27)을 증착한다. 이하, 폴리실리콘막(27)을 'FG-폴리실리콘막(27)'이라고 약칭한다.
이때, FG-폴리실리콘막(27)의 높이는 후속 CMP 공정의 마진을 고려하여 설정하는데, 바람직하게 필드산화막(25)보다 500Å∼1000Å 높은 두께로 한다.
도 2g에 도시된 바와 같이, FG-폴리실리콘막(27)에 대해 1차 CMP 공정을 진행한다. 여기서, FG-폴리실리콘막(27)의 1차 CMP 공정은 오토스톱슬러리(Auto stop slurry; 이하 'ASS'라고 약칭함)를 이용하여 진행하므로써 필드산화막(25)에 의해 생성된 셀영역과 주변회로영역에서의 FG-폴리실리콘막(27)의 단차를 제거한다.
상기 ASS는 오토스톱 특성을 갖는 슬러리로서, ASS는 연마입자와 첨가제의 혼합물에 억제제(Inhibitor)를 첨가하여 압력에 민감하게 반응하도록 한 슬러리이다. 이 ASS를 사용하면 단차가 높은 지역에서 압력이 집중되어 연마속도가 높게 나오고 단차가 낮은 지역에서는 압력이 낮고 이로 인해 연마가 진행되지 않아 결국 단차가 높은 지역과 단차가 낮은 지역간의 단차가 제거된다.
위와 같은 ASS를 이용하는 FG-폴리실리콘막(27)의 CMP 공정에서 ASS는 연마압력에 민감하게 반응하며, 이 ASS를 이용한 CMP 공정은 단차가 존재하여 압력이 높은 부분에서는 연마속도가 1500Å/분∼2000Å/분(min)을 가지며, 단차가 낮은 지역에서는 연마속도가 100Å/분∼200Å/분을 가지는 연마조건으로 진행한다.
ASS는 기본적으로 구성 자체는 세리아계의 고선택비 슬러리(HSS)와 유사하다.
억제제의 작용으로 인하여 연마압력에 민감하게 반응하고, 압력이 높은 부분(단차가 높은 부분)에서는 억제제의 임계압력 이상이 작용하기 때문에 연마가 이루어지는 반면, 임계 압력 이하로 작용하는 지역(단차가 낮은 지역)에서는 억제제를 통해 연마슬러리 및 연마입자가 막에 작용하는 것을 방지하여 연마가 이루어지지 않는다.
ASS는 연마입자와 첨가제의 혼합물로서, pH는 4∼10, 비중(specipic gravity)은 1.1∼1.3, 점도(viscosity)는 1∼3cps이다. 먼저, 연마입자(abrasive) 는 세리아(앵귤러형, 스페리컬형), 연마입자의 1차 입자크기는 50∼200nm, 2차 입자 크기는 200∼400nm(2차 입자는 1차 입자가 응집된 것), 연마입자의 ASS 중 함량은 0.1∼5중량%이다. 그리고, 첨가제는 유기첨가제(Organic additive)를 사용하는데, 유기첨가제로는 불소를 첨가한 카르복실산(Fluorinated Carboxylic Acids), 폴리아크릴산(Polyacrylic Acids), 카르복실산(Carboxylic Acids), 4차 암모늄염(Quartenary Ammonium Salts), 폴리비닐알콜(PolyVinyl Alcohols) 또는 폴리아미드(Polyamide)를 이용한다.
그리고, ASS는 연마압력에 민감하게 반응하도록 하기 위해 억제제(Inhibitor)를 첨가하는데, 억제제로는 벤조트리아졸(Benzotriazole) 또는 하이드로젠프탈레이트염(Hydrogen phthalate salts)을 이용하며, 이러한 억제제는 오토스톱슬러리 전체 함량 중에서 0.1∼10중량%로 첨가한다.
상기한 것처럼 ASS를 이용한 FG-폴리실리콘막의 1차 CMP 공정후에 잔류하는 FG-폴리실리콘막(27a, 27b)은 셀영역과 주변회로영역에서 단차가 존재하지 않는 형상으로 남는다.
도 2h에 도시된 바와 같이, FG-폴리실리콘막을 완전히 분리시키는 2차 CMP 공정을 진행한다. 이때, 2차 CMP 공정은 폴리실리콘막과 산화막이 고선택비(폴리실리콘막과 산화막의 연마선택비가 80:1 이상(∼150:1)으로 하여 폴리실리콘막의 연마속도가 빠름)를 가지는 슬러리(Polysilicon High Selective Slurry; 이하 'PHSS'라고 약칭함)를 사용하여 플로팅게이트(27c, 27d)를 분리한다.
즉, PHSS는 첨가제가 산화막에 작용하여 산화막의 연마 및 슬러리에 의한 디 솔루션(Dissolution)을 방지하여 산화막의 연마속도를 감소시키는 반면 폴리실리콘막의 연마속도를 그대로 유지하는 슬러리이다.
이처럼 2차 CMP 공정시 사용하는 PHSS의 조성을 살펴보면, PHSS는 연마입자, 첨가제, 안정화제(Stabilize)의 혼합물로서 pH는 9∼12, 비중(specipic gravity)은 1.1∼1.2, 점도는 1∼3cps이다.
먼저, 연마입자는 퓸드 실리카(Fumed silica), 스페리컬 콜로이달 실리카(Spherical colloidal silica)를 사용하며, 연마입자의 1차 입자 크기는 10∼50nm이고, 2차 입자 크기는 100∼200nm이다. 그리고, 안정화제는 KOH, NH4OH 또는 TMAH를 사용하고, 첨가제는 폴리에틸렌이민계열을 사용한다. 여기서, 첨가제의 PHSS내 함량은 1∼4중량%이다.
위와 같이 2차 CMP 공정이 고선택비를 사용하기 때문에 산화막에서 연마가 멈출 수 있으며, 1차 CMP 공정을 통해 단차가 제거된 상태에서 연마가 진행되기 때문에 셀영역의 에지나 주변회로영역의 넓은 활성영역의 FG-폴리실리콘막의 손실을 최소한으로 유지할 수 있다.
다음으로, 2차 CMP 공정후에 존재하는 레시듀를 제거하기 위해 SC-1 세정 공정을 진행하고, 남을 수도 있는 레시듀를 완전히 제거하기 위해 추가로 NH4OH+HF 세정을 진행할 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 자기정렬된 플로팅게이트를 형성하기 위한 폴리실리콘막의 CMP 공정을 ASS를 이용한 1차 CMP와 PHSS를 이용한 2차 CMP의 두단계로 나누어 진행하므로써 셀영역의 에지와 주변회로영역의 넓은 활성영역에서 플로팅게이트의 균일한 높이를 확보할 수 있는 효과가 있다.
또한, 균일한 높이의 플로팅게이트를 형성하므로써 후속 게이트식각의 마진을 높이고 필드산화막의 연마 및 식각을 줄여주므로써 패드질화막의 두께를 낮추어갭필산화막의 갭필마진을 향상시킬 수 있는 효과가 있다.
Claims (26)
- 복수개의 활성영역을 정의하는 트렌치를 갖는 반도체 기판의 상기 트렌치에 하부가 매립되고 상기 반도체 기판의 표면 위로 상부가 돌출되는 형상을 갖는 필드산화막을 형성하는 단계;상기 필드산화막의 폭을 줄이는 단계;상기 폭이 줄어든 필드산화막을 포함한 전면에 터널산화막을 형성하는 단계;상기 터널산화막 상에 상기 필드산화막에 의해 노출된 활성영역 상부를 채울때까지 전면에 도전막을 형성하는 단계;상기 필드산화막에 의해 생성된 상기 도전막의 단차를 제거하기 위한 1차 화학적기계적연마 단계; 및상기 1차 화학적기계적연마와는 다른 종류의 슬러리를 이용하여 상기 필드산화막이 드러날때까지 상기 단차가 제거된 도전막을 2차 화학적기계적연마하여 상기 반도체 기판의 모든 영역에 걸쳐 균일하게 자기정렬된 플로팅게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 삭제
- 제1항에 있어서,상기 1차 화학적기계적연마 단계는,상기 필드산화막에 의해 생성된 상기 도전막의 단차에 대해 연마압력에 따라 단차가 높은 지역에서는 연마속도가 높고 단차가 낮은 지역에서는 연마속도가 낮은 제1슬러리를 이용하여 진행하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제3항에 있어서,상기 1차 화학적기계적연마 단계에서,상기 단차가 높은 지역에서는 연마속도가 1500Å/분∼2000Å/분이고, 상기 단차가 낮은 지역에서는 연마속도가 100Å/분∼200Å/분인 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제3항에 있어서,상기 제1슬러리는 연마입자, 첨가제 및 억제제의 혼합물로서, pH는 4∼10, 비중은 1.1∼1.3, 점도는 1∼3cps인 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제5항에 있어서,상기 제1슬러리에서,상기 연마입자는 세리아계를 이용하며, 상기 연마입자의 1차 입자크기는 50∼200nm, 2차 입자 크기는 200∼400nm, 상기 제1슬러리에 0.1∼5중량%으로 혼합된 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제5항에 있어서,상기 제1슬러리에서,상기 첨가제는, 불소를 첨가한 카르복실산, 폴리아크릴산, 카르복실산, 4차 암모늄염, 폴리비닐알콜 또는 폴리아미드를 이용하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제5항에 있어서,상기 제1슬러리에서,상기 억제제는 벤조트리아졸 또는 하이드로젠프탈레이트염을 이용하며, 상기 제1슬러리에 0.1∼10중량%으로 첨가된 것을 특징으로 하는 플래시 메모리소자의 제조 방법.
- 제1항에 있어서,상기 2차 화학적기계적연마는,상기 필드산화막과 상기 도전막의 연마선택비가 큰 고선택비의 제2슬러리를 이용하여 진행하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제9항에 있어서,상기 제2슬러리는,연마입자, 첨가제 및 안정화제의 혼합물로서 pH는 9∼12, 비중은 1.1∼1.2, 점도는 1∼3cps인 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제10항에 있어서,상기 제2슬러리에서,상기 연마입자는 퓸드 실리카 또는 스페리컬 콜로이달 실리카를 사용하며, 상기 연마입자의 1차 입자 크기는 10∼50nm이고, 2차 입자 크기는 100∼200nm인 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제10항에 있어서,상기 제2슬러리에서상기 안정화제는 KOH, NH4OH 또는 TMAH를 사용하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제10항에 있어서,상기 제2슬러리에서,상기 첨가제는 폴리에틸렌이민계열을 사용하며, 상기 첨가제의 상기 제2슬러리내 함량은 1∼4중량%인 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제9항에 있어서,상기 제2슬러리는 상기 필드산화막과 상기 도전막의 연마선택비가 1:80∼ 1:150인 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제1항에 있어서,상기 2차 화학적기계적연마후에,레시듀를 제거하기 위한 세정 공정을 진행하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제15항에 있어서,상기 세정 공정은, SC-1 세정을 단독으로 진행하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제15항에 있어서,상기 세정 공정은,SC-1 세정을 진행한 후 NH4OH와 HF의 혼합 세정을 진행하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제1항에 있어서,상기 필드산화막의 폭을 줄이는 단계는,BOE 또는 HF를 이용한 습식식각으로 진행하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제1항에 있어서,상기 필드산화막을 형성하는 단계는,상기 반도체 기판 상부에 패드산화막과 패드질화막의 순서로 적층된 패드층패턴을 형성하는 단계;상기 패드층 패턴을 식각배리어로 상기 반도체 기판을 식각하여 상기 트렌치를 형성하는 단계;상기 트렌치를 매립할때까지 상기 패드층패턴 상부에 갭필산화막을 형성하는 단계;상기 갭필산화막의 단차를 제거하기 위한 1차 화학적기계적연마 단계; 및상기 1차 화학적기계적연마와는 다른 종류의 슬러리를 이용하여 상기 패드질화막이 드러날때까지 상기 단차가 제거된 갭필산화막을 연마하는 2차 화학적기계적연마 단계; 및상기 패드질화막과 패드산화막을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리소자의 제조 방법.
- 삭제
- 제19항에 있어서,상기 1차 화학적기계적연마는,퓸드 또는 콜로이달 실리카를 연마입자로 갖고 pH가 9∼12인 슬러리를 이용하여 상기 패드질화막 상부에서 상기 갭필산화막을 500Å∼1500Å 두께로 남기는 조건으로 진행하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제19항에 있어서,상기 2차 화학적기계적연마는,상기 갭필산화막 대 패드질화막의 연마선택비가 적어도 30:1인 고선택비 슬러리를 사용하여 상기 패드질화막에서 연마가 멈추는 조건으로 진행하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제22항에 있어서,상기 고선택비 슬러리는 연마입자 및 첨가제의 혼합물로서, pH는 6∼8, 비중은 1.1∼1.3, 점도는 1∼3cps인 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제23항에 있어서,상기 고선택비 슬러리에서,상기 연마입자는 세리아계를 이용하며, 상기 연마입자의 1차 입자크기는 50∼200nm, 2차 입자 크기는 200∼400nm, 상기 고선택비 슬러리에 0.1∼5중량%으로 혼합된 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제23항에 있어서,상기 고선택비 슬러리에서,상기 첨가제는, 불소를 첨가한 카르복실산, 폴리아크릴산, 카르복실산, 4차 암모늄염, 폴리비닐알콜 또는 폴리아미드를 이용하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제1항, 제3항 내지 제19항, 제21항 내지 제25항 중 어느 한 항에 있어서,상기 도전막은, 폴리실리콘막으로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
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