KR100378180B1 - 화학기계적 연마 공정용 슬러리 및 이를 이용한 반도체소자의 제조방법 - Google Patents

화학기계적 연마 공정용 슬러리 및 이를 이용한 반도체소자의 제조방법 Download PDF

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Abstract

화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 표면이 소수성을 띠는 물질층, 예를 들어 폴리실리콘층을 정지막으로 하여, 그 노출 표면이 친수성을 띠는 피연마 물질층, 예를 들어 실리콘산화막을 연마할 시 유용하게 사용할 수 있는 슬러리가 제공되며, 상기 슬러리는 물, 연마입자 및 친수성 작용기와 소수성 작용기를 동시에 갖는 폴리머 첨가제를 포함한다.

Description

화학기계적 연마 공정용 슬러리 및 이를 이용한 반도체소자의 제조방법{Slurry for chemical mechanical polishing process and method of manufacturing semiconductor device using the same}
본 발명은 화학기계적 연마 공정용 슬러리 및 이를 이용한 반도체소자의 제조방법에 관한 것으로서, 보다 구체적으로는 폴리실리콘에 대하여 고선택비를 갖는 화학기계적 연마(Chemical Mechanical Polishing; CMP) 공정용 슬러리 및 이를 이용한 반도체소자의 표면 평탄화에 관한 것이다.
반도체소자의 고성능화, 고집적화에 따라 다층배선구조가 필수적으로 요구되어지고 있으며, 이러한 다층배선구조는 도전막이나 절연막의 성막공정 및 식각공정을 수차례 걸쳐 진행하여 형성되는 것으로서, 각 층에서 요구되는 일정한 패턴을 형성한 후에 후속의 리소그라피공정을 용이하게 하기 위해 표면 평탄화 공정을 수행하게 된다.
이러한 평탄화의 형태로서는 국소적 평탄화(local planarization)와 광역 평탄화(global planarization)가 있으나, 평탄화 기술의 궁극적 목표가 광역 평탄화를 실현하는 것이며, 이러한 광역 평탄화를 달성하기 위한 기술로서, 폴리이미드등 수지의 코팅 기술, 금속 및 절연막에 대한 에치백 기술, 금속 및 절연막에 대한 리플로우 기술, 화학기계적 연마등의 기술들이 알려져 있다.
상기 화학기계적 연마(CMP) 기술은 회전판상에 평탄화 공정을 수행할 웨이퍼를 안착시키고, 이 웨이퍼의 표면과 연마기의 패드를 접촉시킨 후 슬러리의 공급과 함께 회전판 및 연마기의 패드를 회전시키면서 연마공정을 수행하는 것이다. 즉, CMP 공정은 화학액과 연마입자로 구성된 슬러리의 화학적 작용과 연마기의 기계적 작용의 조합에 의한 것으로서, 웨이퍼의 표면과 패드 사이로 슬러리가 유동하여 슬러리내의 연마입자와 패드의 표면돌기에 의한 기계적 마찰에 의해 웨이퍼 표면의 연마가 이루어지며, 동시에 슬러리 내의 화학적 성분과 웨이퍼 표면의 화학적 반응에 의해 화학적 제거가 이루어지는 것이다.
일반적으로 슬러리는 제거대상의 종류 및 특성에 따라 다양한 종류를 갖는다. 특히 연마입자로서 실리카(SiO2)를 사용하는 실리카계 슬러리를 사용하여 폴리실리콘층을 화학기계적 연마하여 제거하는 경우, 동일시간에 실리콘산화층을 화학기계적 연마하여 제거하는 경우 보다 더 많이 제거되어 약 0.5 정도의 선택비를 갖는 것으로 알려져 있다. 따라서, 반도체소자의 제조과정의 특정 단계에서 종래의 실리카계 슬러리를 사용하여 화학기계적 연마 공정을 수행할 때 폴리실리콘층을 화학기계적 연마 공정의 정지층(Stopping Layer)으로 사용하는 것은 불가능하다. 그러나 반도체소자의 제조과정에서 폴리실리콘층과 실리콘산화층간의 선택비를 이용하여 화학기계적 연마 공정을 수행하는 것이 불가피하거나 폴리실리콘층을 화학기계적 연마 공정의 정지층으로서 적극적으로 사용할 수 있는 단계는 다양하게 존재하거나 할 수 있으며, 이러한 단계들에서 유용하게 사용될 수 있는 새로운 슬러리의 개발이 요구되어지고 있다.
본 발명의 목적은, 화학기계적 연마 공정의 수행에 의해 슬러리에 노출되는 표면이 친수성을 띠는 피연마 물질에 대하여 유용하게 사용할 수 있는 화학기계적 연마 공정용 슬러리를 제공하는 데 있다.
본 발명의 다른 목적은, 화학기계적 연마 공정의 수행에 의해 슬러리에 노출되는 표면이 소수성을 띠는 물질층의 패턴 사이를 광역 평탄화할 수 있는 반도체소자의 제조방법을 제공하는 데 있다.
본 발명의 또다른 목적은, 화학기계적 연마 공정의 수행에 의해 슬러리에 노출되는 표면이 소수성을 띠는 물질층을 정지층으로 하여 광역 평탄화를 수행할 수 있는 반도체소자의 제조방법을 제공하는 데 있다.
도 1은 본 발명의 일 실시예에 따른 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 표면의 소수성 및 친수성을 설명하기 위한 개념도이다.
도 2는 본 발명의 일 실시예에 따른 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 표면의 소수성 표면이 보호되는 것을 설명하기 위한 개념도이다.
도 3은 본 발명의 일 실시예에 따른 슬러리의 수소이온지수(pH)의 변화에 따른 제거속도 및 선택비를 나타내는 그래프이다.
도 4 및 도 5는 본 발명의 제1 실시예에 따른 화학기계적 연마 공정을 포함하는 반도체소자의 제조과정을 나타내는 공정단면도들이다.
도 6 내지 도 10은 본 발명의 제2 실시예에 따른 화학기계적 연마 공정으로 트랜치 소자분리를 수행하는 반도체소자의 제조과정을 나타내는 공정단면도들이다.
도 11 내지 도 13은 본 발명의 제3 실시예에 따른 화학기계적 연마 공정으로 평탄화를 수행하는 반도체소자의 제조과정을 나타내는 공정단면도들이다.
※도면의 주요 부분에 대한 부호의 설명
10, 32, 44 ; 제1 물질층 20, 34, 54, 68 ; 제2 물질층
30 ; 하지층 40 ; 반도체기판
42 ; 제1 산화막 46 ; 반사방지막
52 ; 열산화막 60 ; 층간절연막
62 ; 하부전극 64 ; 유전막
66 : 상부전극 70 ; 제3 물질층
상기 본 발명의 목적을 달성하기 위한 본 발명의 실시예에 따라, 물, 연마입자 및 친수성 작용기와 소수성 작용기를 동시에 갖는 폴리머 첨가제를 포함하는 화학기계적 연마 공정용 슬러리가 제공된다. 상기 슬러리는 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 표면이 친수성을 띠는 피연마 물질에 대하여 사용되며, 계면활성제 및 산 또는 염기로 이루어진 수소이온지수(pH) 조절제가 더 포함될 수 있다,
상기 폴리머 첨가제로서는 PVME(Poly Vinyl Methyl Ether), PEG(Poly Ethylene Glycol), POLE(Poly Oxyethylene23 Lauryl Ether), PPA(Poly Propanoic Acid), PAA(Poly Acrylic Acid), PEGBE(Poly Ether Glycol Bis Ether)등이 사용될 수 있다.
상기 본 발명의 다른 목적들을 달성하기 위한 본 발명의 제1 형태에 따른 반도체소자의 제조방법은, 하지층상에 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 표면이 소수성을 띠는 제1 물질층 패턴을 형성한 후, 상기 제1 물질층 패턴이 형성된 결과물의 전면에 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 표면이 친수성을 띠는 제2 물질층을 형성하고, 이어서 상기 본 발명에 따른 슬러리를 사용하여 상기 제1 물질층의 표면이 노출되도록 상기 제2 물질층을 화학기계적 연마한다. 바람직하게는, 상기 제1 물질층은 폴리실리콘층이며, 상기 제2 물질층은 실리콘산화막일 수 있다.
상기 본 발명의 다른 목적들을 달성하기 위한 본 발명의 제2 형태에 따른 반도체소자의 제조방법은, 반도체기판상에 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 표면이 소수성을 띠는 제1 물질층을 포함하는 식각마스크 패턴을 형성하고, 상기 식각마스크 패턴을 사용하여 상기 반도체기판내에 일정한 깊이를 갖는 트랜치를 형성한다. 이어서, 상기 트랜치가 형성된 결과물의 전면에 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 표면이 친수성을 띠는 절연성의 제2 물질층을 형성한 후, 상기 본 발명에 따른 슬러리를 사용하여 상기 식각마스크 패턴의 제1 물질층의 표면이 노출되도록 상기 제2 물질층을 화학기계적 연마한다. 이어서, 상기 잔류하는 제1 물질층을 제거한다.
상기 식가마스크 패턴의 제1 물질층상에 반사방지막을 더 형성할 수 있으며,상기 반도체기판과 식각마스크 패턴의 제1 물질층 사이에 제1 산화막을 형성하는 단계를 더 포함할 수 있으며, 상기 트랜치를 형성한 후, 상기 트랜치의 노출면상에 열산화막을 형성하는 단계를 더 구비할 수 있다. 또한, 상기 제1 물질층을 제거한 후, 상기 반도체기판상에 희생산화막을 형성하는 단계를 더 구비할 수도 있다.
상기 본 발명의 다른 목적들을 달성하기 위한 본 발명의 제3 형태에 따른 반도체소자의 제조방법은, 반도체기판의 층간절연막상에 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 표면이 소수성을 띠는 도전성의 제1 물질층으로 이루어진 커패시터의 상부전극 패턴을 형성한 후, 상기 상부전극 패턴이 형성된 결과물의 전면에 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 표면이 친수성을 띠는 절연성의 제2 물질층을 형성한다. 이어서, 상기 본 발명에 따른 슬러리를 사용하여 상기 제1 물질층의 표면이 노출되도록 상기 제2 물질층을 화학기계적 연마한다. 상기 결과물의 전면에 절연성의 제3 물질층, 바람직하게는 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 표면이 친수성을 띠는 절연물질층을 형성하며, 본 발명에 따른 슬러리를 사용하여 상기 제1 물질층의 표면이 노출되도록 상기 제3 물질층을 화학기계적 연마하는 단계를 적어도 1회이상 더 수행할 수도 있다. 한편, 상기 제3 물질층을 형성한 후, 일정한 가열조건하에서 상기 제3 물질층을 리플로우하는 단계를 더 구비할 수도 있다.
본 발명에 따르면, 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는표면이 친수성을 띠는 피연마 물질에 대하여 친수성 작용기 및 소수성 작용기를 동시에 갖는 폴리머 첨가제가 포함된 슬러리를 사용하여 화학기계적 연마 공정을 수행한다. 이때, 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 표면이 소수성을 띠는 물질층을 정지층으로서 사용함에 따라 그 표면이 소수성을 띠는 물질층의 표면에만 폴리머가 선택적으로 흡착되어 보호막을 형성함으로써 표면이 식각으로부터 보호되는 반면에 그 표면이 친수성을 띠는 피연마 물질에 대하여는 폴리머와 특별한 반응을 일으키지 않게 되어 피연마 물질의 제거가 용이하게 이루어진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세하게 설명한다.
다음에 설명되는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.
본 발명은 반도체소자의 제조과정에서 평탄화 기술의 하나인 화학기계적 연마 공정을 포함하는 것으로서, 화학기계적 연마 공정은 이종물질의 패턴이 존재하는 웨이퍼 표면에 대하여 실질적으로 동일한 수직적 레벨을 유지하면서 광역 평탄화를 달성시키는 기술이다. 이러한 광역 평탄화 공정의 목표하는 수직적 레벨을 맞추기 위해 화학기계적 연마 공정의 공정시간을 제어하여 수행할 수도 있으나, 이 경우 물질에 따라 제거속도가 일정치 않을 뿐만아니라 반도체소자를 구성하는 다층구조가 박막으로 이루어져 있기 때문에 정확한 제어가 불가능하며, 일반적으로 연마대상이 되는 피연마 물질에 비하여 제거속도(removal rate)가 떨어지는 정지층(stopping layer)의 노출면을 평탄화의 목표 레벨로 사용하여 광역 평탄화를 달성할 수 있다.
본 발명에 따른 화학기계적 연마 공정은 화학기계적 연마 공정의 진행에 따라 슬러리에 노출되는 표면이 친수성을 띠는 물질을 피연마 물질로 하고, 화학기계적 연마 공정의 진행에 따라 슬러리에 노출되는 표면이 소수성을 띠는 물질을 정지층으로 하여 수행되는 것으로써, 이에 적용되는 슬러리와 이를 이용한 반도체소자의 제조과정들을 이하에서 차례로 상술한다.
< 화학기계적 연마 공정용 슬러리 >
화학기계적 연마 공정에 사용되는 슬러리는 유동성을 갖는 액체로서 물과 연마입자를 기본적으로 포함한다. 본 실시예에서는 기준 슬러리로서 미국 캐봇사(Cabot Corporation)에서 개발하여 상용화된 산화막용 슬러리(모델명: SS25)를 사용하였으며, 여기서 사용된 액체는 순수(Deionized Water)이며, 연마입자는 실리카계 (silica based) 연마입자이다. 본 실시예에서는 실리카계 연마입자를 사용하였지만, 알루미나(Al2O3), 세리아(CeO2), 망가니아(Mn2O3)등의 다른 통상의 연마입자들을 사용할 수도 있다. 슬러리에 분산되는 연마입자의 크기와 양은 연마효율에 큰 영향을 끼치는 것으로서, 본 실시예에서는 연마효율을 고려하여 연마입자의 양을 약 25 wt% 이하가 되도록 하였으며, 예를 들어 실리카(SiO2)를 사용하는 경우 5 내지 12.5 wt%의 범위내에서 사용하였고, 세리아의 경우 1 내지 10 wt%의 범위내에서 사용하였다.
상기 슬러리에는 슬러리와 피연마 물질의 접촉계면을 활성화하기 위한 계면활성제(surfactant)나 슬러리의 수소이온지수(pH)를 조절하기 위한 수소이온지수 조절제가 더 첨가될 수 있으며, 수산화칼륨(KOH) 등의 염기와 황산(H2SO4), 질산(HNO3), 염산(HCl), 인산(H3PO4)등의 산의 첨가량을 적절히 제어하여 수소이온지수가 7 내지 11의 범위가 되도록 하였다.
한편, 본 실시예의 슬러리에는 친수성 작용기와 소수성 작용기를 동시에 갖는 폴리머를 더 첨가하였다. 소수성은 물과 친하지 않은 성질을 말하며, OH기, COOH기, NH2기, SO3H기와 같은 산소, 질소, 유황원자를 포함하는 극성기를 갖는 것은 일반적으로 물과 친숙해서 친수성인데 대하여 이들 작용기를 갖지않은 지방족 및 방향족의 탄화수소는 소수성을 갖는다. 상기 첨가될 수 있는 폴리머는 PVME(Poly Vinyl Methyl Ether), PEG(Poly Ethylene Glycol), POLE(Poly Oxyethylene23 Lauryl Ether), PPA(Poly Propanoic Acid), PAA(Poly AcrylicAcid), PEGBE(Poly Ether Glycol Bis Ether)등이 있으며, 이들 폴리머는 단독 또는 2개 이상이 조합되어 첨가될 수 있다. 본 실시예에서 슬러리에 첨가되는 폴리머 첨가제의 양은 0.001 내지 5 wt% 이내로 하였다.
도 1 및 도 2는 본 발명의 원리를 설명하기 위한 개념도로서, 도 1은 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 소수성 및 친수성 표면을 설명하기 위한 개념도이며, 도 2는 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 소수성 표면상에 보호층(passivation layer)이 형성되는 것을 설명하기 위한 개념도이다.
도 1을 참조하면, 연마 공정의 수행에 따라 슬러리에 노출되는 표면이 소수성을 띠는 제1 물질층(10)과 친수성을 띠는 제2 물질층(20)이 나란히 대비되어 도시되어 있다. 물질의 표면은 본래 활성적이기 때문에 이를 안정화하려고 하여 벌크(bulk)와 다른 표면산화물이나 표면오염물질등이 쉽게 흡착되어진다. 도 1에서제1 물질층(10) 및 제2 물질층(20)의 표면은 약간의 연마공정에 의해 이러한 표면층 또는 벌크층의 일부가 제거되어 벌크층과 동일한 물질이 나타난 것을 나타낸다. 이러한 면을 신생면(新生面)이라 하며, 신생면은 활성이기 때문에 분위기물질과 바로 반응하여 새로운 표면물질을 생성하여 안정화한다.
연마공정이 물을 포함하는 슬러리를 사용하여 진행되는 경우 상기 제1 물질층(10)의 표면은 수소원자와 결합하여 소수성을 띠며, 제2 물질층(20)의 표면은 수산기와 결합하여 친수성을 나타낸다. 이러한 소수성 표면을 갖는 물질로써, 예를 들어 폴리실리콘막이 있으며, 친수성 표면을 갖는 물질로써 실리콘산화막이 있다.
도 2를 참조하면, 본 발명의 슬러리를 사용하여 화학기계적 연마 공정을 진행하는 경우, 전술한 바와 같이 친수성 작용기와 소수성 작용기를 동시에 갖는 폴리머가 첨가되기 때문에 소수성을 띠는 제1 물질층(10)의 표면에만 폴리머가 선택적으로 흡착되어 폴리머 보호층(12)을 형성한다. 따라서, 이러한 폴리머 보호층(12)의 존재로 인하여 제1 물질층(10)과 슬러리간의 화학적 반응이 억제되어 제1 물질층(10)의 제거속도는 크게 떨어지는 데 비하여 첨가된 폴리머와 별다른 반응을 하지않는 제2 물질층(20)의 제거속도는 유지되어 제1 물질층(10)과 제2 물질층(20) 간의 선택비가 증가하게 된다.
아래의 표 1은 PVME(Poly Vinyl Methyle Ether)가 첨가된 본 발명의 슬러리를 사용하여 실리콘산화막 및 폴리실리콘막에 대하여 화학기계적 연마 공정을 실시한 결과표이다.
구 분 0.01 wt % 0.1 wt % 1 wt % 0 wt %
산화막제거속도(Å/분) 2556 2030 1926 2677
폴리실리콘제거속도 (Å/분) 408 278 248 3972
선택비 6.3 7.3 7.8 0.7
표 1을 참조하면, PVME를 첨가하지 않은 경우에는 실리콘산화막에 비하여 폴리실리콘막의 제거속도가 훨씬 크게 나타나 선택비가 0.7에 불과하지만, PVME가 첨가된 본 발명의 슬러리를 사용하는 경우 산화막대 폴리실리콘막의 선택비가 매우 향상되었다. 또한, PVME의 첨가량이 증가할수록 선택비가 향상됨을 알 수 있다.
도 3은 PVME를 1 wt % 첨가한 슬러리에 황산(H2SO4)을 첨가하여 수소이온지수(pH)의 변화에 따른 산화막 및 폴리실리콘막의 제거속도 및 선택비를 측정하여 나타낸 그래프이다. 도 3의 그래프로부터, 슬러리의 수소이온지수가 낮아질수록 선택비는 증가하며, 수소이온지수가 8인 경우 약 25 : 1 의 선택비를 나타낸다.
표 2는 PEG(Poly Ethylene Glycol)가 첨가된 슬러리를 사용하여 실리콘산화막 및 폴리실리콘막에 대하여 화학기계적 연마 공정을 실시한 결과표이다.
구 분 0.01 wt % 0.1 wt % 1 wt %
산화막 제거속도(Å/분) 2194 2336 2183
폴리실리콘 제거속도(Å/분) 777 683 580
선택비 2.8 3.4 3.8
표 2로부터, PEG를 첨가하는 경우 역시 첨가량의 증가에 따라 산화막대 폴리실리콘막간의 선택비가 증가함을 알 수 있다.
표 3은 PEGBE(Poly Ether Glycol Bis Ether)가 첨가된 슬러리를 사용하여 실리콘산화막 및 폴리실리콘막에 대하여 화학기계적 연마 공정을 실시한 결과표이다.
구 분 0.01 wt % 0.1 wt % 1 wt %
산화막 제거속도(Å/분) 2361 2369 2389
폴리실리콘 제거속도(Å/분) 1477 1046 776
선택비 1.6 2.3 3.1
표 3으로부터, PEGBE를 첨가하는 경우 역시 첨가량의 증가에 따라 산화막대 폴리실리콘막간의 선택비가 증가함을 알 수 있다.
표 4는 POLE(Poly Oxyethylene23 Lauryl Ether; 상품명 Brij35))가 첨가된 슬러리를 사용하여 실리콘산화막 및 폴리실리콘막에 대하여 화학기계적 연마 공정을 실시한 결과표이다.
구 분 0.01 wt % 0.1 wt % 0.5 wt %
산화막 제거속도(Å/분) 2621 2520 2544
폴리실리콘 제거속도(Å/분) 662 633 630
선택비 4.0 4.0 4.0
표 4로부터, POLE를 첨가하는 경우 산화막대 폴리실리콘막간의 선택비가 크게 향상되었으나, 첨가량에 크게 영향을 받지 않음을 알 수 있다.
이상의 실시예에서 살펴본 바와 같이, 소수성 작용기와 친수성 작용기를 동시에 갖는 폴리머를 더 첨가한 본 발명의 슬러리를 사용하는 경우, 이들 폴리머가 첨가되지 않은 종래의 슬러리를 사용하는 경우에 비하여 산화막의 제거속도는 크게 변화되지않으나, 폴리실리콘막의 제거속도는 크게 떨어져 선택비가 매우 향상되었다.
< 본 발명의 슬러리를 사용한 반도체소자의 제조공정들 >
[ 제 1 실 시 예 ]
도 4 및 도 5는 본 발명의 제1 실시예에 따라 본 발명의 슬러리를 사용하여 화학기계적 연마 공정을 수행하는 반도체소자의 제조과정을 나타내는 공정단면도들이다.
도 4를 참조하면, 하지층(30)상에 제1 물질층(32)의 패턴을 형성한다. 상기 하지층(30)은 제1 물질층(32)을 기계적으로 지지할 수 있는 것으로써, 반도체기판혹은 반도체기판상의 특정 절연물질층 또는 금속배선층이 될 수도 있다. 상기 제1 물질층(32)은 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 표면이 소수성을 띠는 물질로써, 예를 들어 폴리실리콘층이다. 상기 제1 물질층(32)의 패턴은 포토레지스트를 사용하는 통상의 사진식각공정에 의하여 형성할 수 있으며, 포토레지스트층(도시안됨)을 코팅하기 전에 제1 물질층(32)상에 실리콘옥시나이트라이드 (SiON)등의 반사방지막(Anti-Reflective Layer)을 더 형성시킬 수도 있다.
한편, 상기 제1 물질층(32)의 패턴을 형성할 때 상기 하지층(30)의 일부도 함께 식각하여 하지층(30)내에 트랜치를 형성할 수도 있으며, 하지층(30)과 제1 물질층(32) 사이에 다른 물질층을 더 형성한 후에 상기 제1 물질층(32)의 패턴과 동일한 패턴으로 패터닝할 수도 있다.
이어서, 제1 물질층(32)의 패턴이 형성되어 표면 단차가 형성된 결과물의 전면에 제2 물질층(34)을 형성한다. 제2 물질층(34)은 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 표면이 친수성을 갖는 물질로써, 예를 들어 실리콘산화막이다. 일반적으로 산화막은 실리콘산화막을 지칭하는 것으로서, BPSG(Boro-Posphorous Silicate Glass)막, USG(Undoped Silicate Glass)막, SOG(Spin On Glass)막, HDP(High Density Plasma) 산화막, PETEOS(Plasma Enhanced Tetra-Ethyl Ortho Silicate Glass)막, 열산화막 등 다양한 종류의 산화막이 있다. 또한 상기 실리콘산화막은 열산화법, 화학기상증착법, 물리기상증착법 등 공지된 다양한 기술에 의해 형성할 수 있다. 상기 제2 물질층(34)의 두께는 제1 물질층(32)의 패턴에 의해 형성되는 단차를 극복하여 표면 평탄화를 달성할 수 있도록 제1 물질층(32)의패턴 높이보다 두껍게 형성되는 것이 바람직하나, 제1 물질층(32)의 패턴 높이가 매우 큰 경우 제2 물질층(34)을 복수번 반복하여 두껍게 형성할 수도 있다.
도 5를 참조하면, 전술한 본 발명의 슬러리를 사용하여 제1 물질층(32)의 표면이 노출되도록 제2 물질층(34)을 화학기계적 연마 공정을 수행하여 표면을 평탄화한다. 상기 슬러리는 기본적으로 액체, 연마입자 및 친수성 작용기와 소수성 작용기를 동시에 갖는 폴리머 첨가제가 포함되며, 연마과정에서 상기 슬러리에 첨가된 폴리머의 소수성 작용기에 의해 슬러리에 노출되는 표면이 소수성을 갖는 상기 제1 물질층(32)의 표면에 폴리머의 흡착이 일어나 제2 물질층(34)과의 선택비가 증가된다. 따라서, 제1 물질층(32)이 화학기계적 연마 공정의 정지층(Stopping Layer)으로서 충분한 역할을 하기 때문에 연마공정 후 표면의 균일도(uniformity)가 매우 향상되며, 후속되는 사진식각공정의 공정마진을 높일 수 있다.
[ 제 2 실 시 예 ]
도 6 내지 도 10은 본 발명의 제2 실시예에 따라 본 발명의 슬러리를 사용하여 화학기계적 연마 공정을 포함하는 트랜치 소자분리를 수행하는 반도체소자의 제조과정을 나타내는 공정단면도들이다.
도 6을 참조하면, 반도체기판(40)상에 제1 산화막(42), 제1 물질층(44), 반사방지막(46)을 차례로 형성한다. 상기 제1 물질층(32)은 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 표면이 소수성을 띠는 물질로써, 예를 들어 폴리실리콘으로 약 1000 내지 3000Å 정도의 두께가 되도록 형성하며, 상기반사방지막(46)은 실리콘옥시나이트라이드(SiON)로 형성한다. 이어서, 상기 반사방지막(46)상에 포토레지스트(48)를 코팅한 후, 통상의 사진식각공정에 의하여 후속공정에 의해 형성되는 트랜치영역을 한정하는 포토레지스트 패턴을 형성한 후, 이를 식각마스크로 하여 상기 반사방지막(46) 및 제1 물질층(44)을 차례로 식각하여 식각마스크 패턴을 형성한다. 이때 상기 제1 물질층(44) 하부의 제1 산화막(42)도 함께 식각할 수도 있다.
도 7을 참조하면, 잔류하는 포토레지스트 패턴을 애싱과 같은 통상의 방법으로 제거한 후, 상기 반사방지막(46) 및 제1 물질층(44)으로 이루어진 식각마스크 패턴을 식각마스크로 하여 상기 제1 산화막(42) 및 반도체기판(40)을 식각하여 반도체기판(40)내에 소정의 깊이를 갖는 트랜치(50)를 형성한다. 상기 트랜치(50)는 예를 들어, 염소와 브롬화수소를 식각가스로 사용하는 이방성 식각에 의해 형성할 수 있으며, 이웃하여 형성되는 반도체소자간의 전기적 절연에 적합한 깊이로 형성한다. 트랜치(50) 형성후 채널저지용으로 반도체기판(40)과 동일한 도전형의 불순물 이온을 트랜치(50)의 하부에 더 주입할 수도 있다.
도 8을 참조하면, 상기 트랜치(50)가 형성된 반도체기판(40)을 가열조건하에 유지시켜 트랜치의 바닥 및 측벽에 열산화막(52)을 형성시킨다. 이는 트랜치(50) 형성을 위한 이방성 식각시 발생되는 반도체기판(40)의 결함을 제거하고, 반도체기판(40)의 노출된 표면을 안정된 결합(Si-O2결합) 상태로 유지하여 트랜치(50) 표면을 통한 누설전류를 방지하며, 트랜치(50) 바닥면의 코너부를 라운드지게 하여 스트레스 집중을 방지하기 위한 것이다. 이때 열산화막(52)은 트랜치(50)의 바닥 및 측벽 이외에도 상기 제1 산화막(42) 및 제1 물질층(44)인 폴리실리콘의 노출된 측벽에도 형성된다.
이어서, 열산화막(52)이 형성된 결과물의 전면에 상기 트랜치(50)를 매립할 절연성을 갖는 제2 물질층(54)을 형성한다. 제2 물질층(54)은 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 표면이 친수성을 띠는 물질로써 실리콘산화막인, 예를 들어 BPSG막, USG막, SOG막, HDP 산화막, PETEOS막, 열산화막 등 다양한 종류로 형성할 수 있다. 또한 상기 실리콘산화막은 열산화법, 화학기상증착법, 물리기상증착법 등 공지된 다양한 기술에 의해 형성할 수 있다. 상기 제2 물질층(54)의 두께는 상기 트랜치(50)를 매립하여 표면 평탄화를 달성할 수 있도록 상기 트랜치(50)의 깊이보다 두껍게 형성한다.
도 9를 참조하면, 전술한 본 발명의 슬러리를 사용하여 제1 물질층(44)의 표면이 노출되도록 제2 물질층(54) 및 반사방지막(46)을 화학기계적 연마 공정을 수행하여 표면을 평탄화한다. 이때 사용되는 슬러리는 전술한 바와 같이 소수성 작용기와 친수성 작용기를 동시에 갖는 폴리머 첨가제가 더 첨가된 것을 사용한다.
이어서, 도 10을 참조하면, 잔류하는 제1 물질층(44) 패턴을 제1 물질층(44) 제거용 식각액을 사용하여 제거한다. 이어서, 반도체기판(40)상에 잔류하는 제1 산화막(42)을 제거하면, 트랜치내에 절연성의 제2 물질층(54)이 매립되며, 표면이 평탄화된 소자분리영역이 형성된다. 한편, 상기 제1 산화막(42)을 제거한 후 희생산화 공정을 더 수행할 수도 있다. 상기 희생산화 공정은 노출된 반도체기판(40)상에희생산화막을 약 50 내지 200 Å 정도의 두께로 성장시킨 후 BOE(Buffered Oxide Etchant)나 불산(HF)과 같은 산화막 에천트를 사용하여 제거하는 것으로써, 화학기계적 연마 공정에 의해 발생될 수 있는 기판 표면의 결함이나 손상을 회복시키는 역할을 한다. 또한, 희생산화막을 성장시킨 후 반도체기판(40)내에 웰 형성용, 채널저지용 또는 문턱전압 조절용 이온주입을 수행할 수도 있다.
본 실시예에서도 화학기계적 연마 공정시 사용된 슬러리는 기본적으로 액체, 연마입자 및 친수성 작용기와 소수성 작용기를 동시에 갖는 폴리머 첨가제가 포함되며, 연마과정에서 상기 슬러리에 첨가된 폴리머의 소수성 작용기에 의해 슬러리에 노출되는 표면이 소수성을 갖는 상기 제1 물질층(44)의 표면에 폴리머의 흡착이 일어나 제2 물질층(54)과의 선택비가 증가된다. 따라서, 제1 물질층(44)이 화학기계적 연마 공정의 정지층(Stopping Layer)으로서 충분한 역할을 하기 때문에 연마공정 후 표면의 균일도(uniformity)가 매우 향상된다.
[ 제 3 실 시 예 ]
도 11 내지 도 13은 본 발명의 제3 실시예에 따른 화학기계적 연마 공정으로 평탄화를 수행하는 반도체소자의 제조과정을 나타내는 공정단면도들이다.
도 11을 참조하면, 반도체기판상에 커패시터가 형성된 것을 나타낸 것으로서, 그 제조과정을 살펴보면, 반도체기판(도시안됨)상의 특정 층간절연막(60)내에 콘택홀을 형성하고, 전면에 커패시터의 하부전극용 물질을 증착한 후 패터닝하여 하부전극(62)을 형성하고, 하부전극(62)의 노출면상에 유전막(64)을 형성한다. 이어서, 기판의 전면에 커패시터의 상부전극용 제1 물질층을 증착한 후 패터닝하여 상부전극(66)을 형성한다. 상기 상부전극(66)의 물질은 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 표면이 소수성을 띠는 도전성 물질, 예를 들어 폴리실리콘으로 형성한다. 이어서, 상부전극(66)의 패턴이 형성된 메모리 셀영역(도면의 좌측부)과 이들 패턴이 형성되지 않은 주변회로영역(도면의 우측부) 사이의 표면 단차를 줄이기 위해 상기 결과물의 전면에 절연성의 제2 물질층(68)을 형성한다. 제2 물질층(68)은 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 표면이 친수성을 띠는 물질로써, 예를 들어 BPSG막으로 형성한다. 상기 BPSG막 대신에 PSG막, PETEOS막, USG막등을 형성할 수도 있다. 상기 제2 물질층(68)은 슬러리에 노출되는 표면이 친수성을 띠는 절연성 물질로써, 표면 평탄화에 유리하도록 리플로우 특성을 갖는 것이 바람직하다. 상기 제2 물질층(68)의 두께는 상부전극(66)의 패턴에 의해 형성되는 단차를 극복하여 표면 평탄화를 달성할 수 있도록 층간절연막(60)의 표면으로부터 상부전극(66)까지의 높이보다 두껍게 형성하는 것이 바람직하나, 상부전극(66)의 패턴 높이가 매우 큰 경우 제2 물질층(68)을 복수번 반복하여 두껍게 형성할 수도 있다.
도 12를 참조하면, 전술한 본 발명의 슬러리를 사용하여 상부전극(68)의 표면이 노출되도록 제2 물질층(68)을 평탄화하는 화학기계적 연마 공정을 수행한다. 특히 실리카계 연마입자가 분산된 슬러리에 PVME를 1 wt% 첨가한 슬러리를 사용하여 상기 화학기계적 연마 공정을 수행하면, 폴리실리콘층의 제거속도는 약 210 Å/분 정도임에 비하여 어닐링 처리하지 않은 BPSG막은 약 8786 Å/분, 어닐링 처리한BPSG막은 약 5734 Å/분, PETEOS막은 약 1250 Å/분 정도가 되어 각기 폴리실리콘에 대한 선택비가 42 : 1, 27 : 1, 6 : 1이 되는 결과를 나타낸다. 한편, 폴리실리콘을 어닐링하면 제거속도가 약 480 Å/분으로 증가하여 선택비가 큰 폭으로 감소하는 결과를 나타내기 때문에 화학기계적 연마 공정을 수행하기 전에 가열조건을 요하는 상기 제2 물질층(68)에 대한 리플로우 공정을 실시하지 않는 것이 바람직하다.
한편, 상기 화학기계적 연마 공정시의 압력은 상부전극(66)의 에지 부분에 대한 손상을 최소화하기 위해 저압, 예를 들어 2 내지 5 프사이(Psi)의 압력하에서 수행한다.
이어서, 도 13을 참조하면, 상부전극(66)의 표면이 노출되도록 평탄화된 결과물의 전면에 절연성의 제3 물질층(70)을 형성한다. 한편, 상부전극(66) 패턴의 높이가 매우 높아 상기 1회의 화학기계적 연마 공정만으로 표면 평탄화가 충분히 달성되지 않는 경우에는 상기 제3 물질층(70)을 형성한 후 다시 본 발명의 슬러리를 사용하여 상부전극(66)의 표면이 노출되도록 재차 화학기계적 연마 공정을 수행할 수 있으며, 이때에는 상기 제3 물질층(70)은 슬러리에 노출되는 표면이 친수성을 띠는 절연성 물질층인 것이 바람직하며, 보다 바람직하게는 상기 제2 물질층(68)과 동일 물질층인 것이 바람직하다. 이어서, 제3 물질층(70)을 충분히 두껍게 형성한 후 약 850 ℃ 정도의 가열조건하에서 리플로우 공정을 수행한다. 리플로우 공정은 가열된 물질층의 유동성질을 이용한 광역 평탄화 기술의 하나로써, 도 13에서 제3 물질층(70)이 형성된 초기에는 제3 물질층(70)의 표면("L1"으로 표시)이 가열조건하에서 리플로우 공정을 수행한 후에는 제3 물질층(70)의 표면("L2"으로 표시)과 같이 되어 어느 정도의 광역 평탄화가 이루어짐을 알 수 있다.
본 실시예에서도 사용된 슬러리가 친수성 작용기와 소수성 작용기를 동시에 갖는 폴리머 첨가제를 포함하기 때문에 연마과정에서 상기 슬러리에 첨가된 폴리머의 소수성 작용기에 의해 슬러리에 노출되는 표면이 소수성을 띠는 상기 상부전극(66)의 표면에 폴리머의 흡착이 일어나 제2 물질층(68)과의 선택비가 증가된다. 따라서, 상부전극(66)이 화학기계적 연마 공정의 정지층(Stopping Layer)으로서 충분한 역할을 하기 때문에 연마공정 후 표면의 균일도(uniformity)가 매우 향상되며, 후속되는 사진식각공정의 공정마진을 높일 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 슬러리에 친수성 작용기와 소수성 작용기를 동시에 갖는 폴리머가 첨가되기 때문에 슬러리에 노출되는 표면이 소수성을 갖는 물질층에 대하여 상기 폴리머의 흡착이 일어나 화학기계적 연마 공정의 보호막으로 작용하게 되기 때문에 이들 소수성 표면을 갖는 물질층을 화학기계적 연마 공정의 정지막으로서 적극적으로 유용하게 사용할 수 있다. 또한, 소수성 표면을 갖는 물질층에 대하여 본 발명의 슬러리를 사용하는 경우 선택비가 매우 향상되어 표면 평탄화를 용이하게 달성할 수 있다.

Claims (30)

  1. 슬러리에 노출되는 표면이 소수성을 띠는 제1 물질층을 화학기계적 연마 공정의 정지층으로 하여, 슬러리에 노출되는 표면이 친수성을 띠는 제2 물질층에 대하여 화학기계적 연마 공정을 수행하기 위해 사용하는 물, 연마입자 및 친수성 작용기와 소수성 작용기를 동시에 갖는 폴리머 첨가제를 포함하는 화학기계적 연마 공정용 슬러리.
  2. 제 1 항에 있어서, 상기 제1 물질층은 폴리실리콘층이며, 상기 제2 물질층은 실리콘산화막임을 특징으로 하는 화학기계적 연마 공정용 슬러리.
  3. 제 1 항에 있어서, 상기 연마입자는 실리카(SiO2), 알루미나(Al2O3), 세리아(CeO2), 망가니아(Mn2O3)로 이루어진 그룹에서 선택된 어느 것임을 특징으로 하는 화학기계적 연마 공정용 슬러리.
  4. 제 1 항에 있어서, 상기 폴리머 첨가제는 PVME(Poly Vinyl Methyl Ether), PEG(Poly Ethylene Glycol), POLE(Poly Oxyethylene23 Lauryl Ether), PPA(Poly Propanoic Acid), PAA(Poly Acrylic Acid), PEGBE(Poly Ether Glycol Bis Ether)로 이루어진 그룹에서 선택된 적어도 하나임을 특징으로 하는 화학기계적 연마 공정용 슬러리.
  5. 제 4 항에 있어서, 상기 슬러리에 첨가되는 폴리머 첨가제의 양은 0.001 내지 5 wt% 인 것을 특징으로 하는 화학기계적 연마 공정용 슬러리.
  6. 제 2 항에 있어서, 상기 슬러리의 수소이온지수(pH)는 7 내지 11의 범위내인 것을 특징으로 하는 화학기계적 연마 공정용 슬러리.
  7. 하지층상에 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 표면이 소수성을 띠는 제1 물질층 패턴을 형성하는 단계;
    상기 제1 물질층 패턴이 형성된 결과물의 전면에 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 표면이 친수성을 띠는 제2 물질층을 형성하는 단계; 및
    물, 연마입자 및 친수성 작용기와 소수성 작용기를 동시에 갖는 폴리머 첨가제가 포함된 슬러리를 사용하여 상기 제1 물질층의 표면이 노출되도록 상기 제2 물질층을 화학기계적 연마하는 단계를 구비하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 7 항에 있어서, 상기 제1 물질층은 폴리실리콘층이며, 상기 제2 물질층은 실리콘산화막임을 특징으로 하는 반도체소자의 제조방법.
  9. 제 7 항에 있어서, 상기 슬러리는 계면활성제 및 산 또는 염기로 이루어진 수소이온지수(pH) 조절제가 더 포함된 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제 7 항에 있어서, 상기 폴리머 첨가제는 PVME(Poly Vinyl Methyl Ether),PEG(Poly Ethylene Glycol), POLE(Poly Oxyethylene23 Lauryl Ether), PPA(Poly Propanoic Acid), PAA(Poly Acrylic Acid), PEGBE(Poly Ether Glycol Bis Ether)로 이루어진 그룹에서 선택된 적어도 하나임을 특징으로 하는 반도체소자의 제조방법.
  11. 제 7 항에 있어서, 상기 슬러리에 첨가되는 폴리머 첨가제의 양은 0.001 내지 5 wt% 인 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제 8 항에 있어서, 상기 슬러리의 수소이온지수(pH)는 7 내지 11의 범위내인 것을 특징으로 하는 반도체소자의 제조방법.
  13. 반도체기판상에 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 표면이 소수성을 띠는 제1 물질층을 포함하는 식각마스크 패턴을 형성하는 단계;
    상기 식각마스크 패턴을 사용하여 상기 반도체기판내에 일정한 깊이를 갖는 트랜치를 형성하는 단계;
    상기 트랜치가 형성된 결과물의 전면에 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 표면이 친수성을 띠는 절연성의 제2 물질층을 형성하는 단계; 및
    물, 연마입자 및 친수성 작용기와 소수성 작용기를 동시에 갖는 폴리머 첨가제가 포함된 슬러리를 사용하여 상기 식각마스크 패턴의 제1 물질층의 표면이 노출되도록 상기 제2 물질층을 화학기계적 연마하는 단계를 구비하는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제 13 항에 있어서, 상기 식각마스크 패턴은 제1 물질층 및 반사방지막이 순차적으로 적층되어 이루어진 것임을 특징으로 하는 반도체소자의 제조방법.
  15. 제 13 항에 있어서, 상기 반도체기판과 식각마스크 패턴의 제1 물질층 사이에 제1 산화막을 형성하는 단계를 더 포함한 후, 상기 식각마스크 패턴을 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제 13 항에 있어서, 상기 트랜치를 형성한 후, 상기 트랜치의 노출면상에 열산화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체소자의 제조방법.
  17. 제 13 항에 있어서, 상기 제2 물질층을 화학기계적 연마하는 단계 후에 상기 잔류하는 제1 물질층을 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체소자의 제조방법.
  18. 제 13 항에 있어서, 상기 제1 물질층을 제거한 후, 상기 반도체기판상에 희생산화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체소자의 제조방법.
  19. 제 13 항에 있어서, 상기 제1 물질층은 폴리실리콘층이며, 상기 제2 물질층은 실리콘산화막인 것을 특징으로 하는 반도체소자의 제조방법.
  20. 제 13 항에 있어서, 상기 반사방지막은 실리콘옥시나이트라이드(SiON)임을 특징으로 하는 반도체소자의 제조방법.
  21. 제 13 항에 있어서, 상기 폴리머 첨가제는 PVME(Poly Vinyl Methyl Ether), PEG(Poly Ethylene Glycol), POLE(Poly Oxyethylene23 Lauryl Ether), PPA(Poly Propanoic Acid), PAA(Poly Acrylic Acid), PEGBE(Poly Ether Glycol Bis Ether)로 이루어진 그룹에서 선택된 적어도 하나임을 특징으로 하는 반도체소자의 제조방법.
  22. 제 13 항에 있어서, 상기 슬러리에 첨가되는 폴리머 첨가제의 양은 0.001 내지 5 wt% 인 것을 특징으로 하는 반도체소자의 제조방법.
  23. 제 13 항에 있어서, 상기 슬러리에는 산 또는 염기로 이루어진 수소이온지수 조절제가 더 포함되며, 상기 슬러리의 수소이온지수(pH)는 7 내지 11의 범위내인 것을 특징으로 하는 반도체소자의 제조방법.
  24. 반도체기판의 층간절연막상에 화학기계적 연마 공정의 수행에 따라 슬러리에노출되는 표면이 소수성을 띠는 도전성의 제1 물질층으로 이루어진 커패시터의 상부전극 패턴을 형성하는 단계;
    상기 상부전극 패턴이 형성된 결과물의 전면에 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 표면이 친수성을 띠는 절연성의 제2 물질층을 형성하는 단계;
    물, 연마입자 및 친수성 작용기와 소수성 작용기를 동시에 갖는 폴리머 첨가제가 포함된 슬러리를 사용하여 상기 제1 물질층의 표면이 노출되도록 상기 제2 물질층을 화학기계적 연마하는 단계; 및
    상기 결과물의 전면에 절연성의 제3 물질층을 형성하는 단계를 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
  25. 제 24 항에 있어서, 상기 제3 물질층은, 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 표면이 친수성을 띠는 절연성 물질층임을 특징으로 하는 반도체소자의 제조방법.
  26. 제 24 항에 있어서, 상기 제3 물질층을 형성한 후, 물, 연마입자 및 친수성 작용기와 소수성 작용기를 동시에 갖는 폴리머 첨가제가 포함된 슬러리를 사용하여 상기 제1 물질층의 표면이 노출되도록 상기 제3 물질층을 화학기계적 연마하는 단계를 적어도 1회이상 더 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
  27. 제 24 항에 있어서, 상기 제3 물질층을 형성한 후, 가열조건하에서 상기 제3 물질층을 리플로우하는 단계를 더 구비하는 것을 특징으로 하는 반도체소자의 제조방법.
  28. 제 24 항에 있어서, 상기 제1 물질층은 폴리실리콘층이며, 상기 제2 물질층은 실리콘산화막인 것을 특징으로 하는 반도체소자의 제조방법.
  29. 제 28 항에 있어서, 상기 폴리머 첨가제는 PVME(Poly Vinyl Methyl Ether), PEG(Poly Ethylene Glycol), POLE(Poly Oxyethylene23 Lauryl Ether), PPA(Poly Propanoic Acid), PAA(Poly Acrylic Acid), PEGBE(Poly Ether Glycol Bis Ether)로 이루어진 그룹에서 선택된 적어도 하나임을 특징으로 하는 반도체소자의 제조방법.
  30. 제 24 항에 있어서, 상기 슬러리에는 산 또는 염기로 이루어진 수소이온지수 조절제가 더 포함되며, 상기 슬러리의 수소이온지수(pH)는 7 내지 11의 범위내인 것을 특징으로 하는 반도체소자의 제조방법.
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JP2001151098A JP4050011B2 (ja) 2000-05-22 2001-05-21 化学機械的研磨（ｃｍｐ）工程用スラリーを用いた半導体素子の製造方法
DE10124741A DE10124741A1 (de) 2000-05-22 2001-05-21 Aufschlämmung für ein chemisch-mechanisches Polierverfahren und Verfahren zur Herstellung eines Halbleiterbauelements
US10/639,541 US7196010B2 (en) 2000-05-22 2003-08-12 Slurry for chemical mechanical polishing process and method of manufacturing semiconductor device using the same
US11/712,931 US20070155178A1 (en) 2000-05-22 2007-03-01 Slurry for chemical mechanical polishing process and method of manufacturing semiconductor device using the same

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100450984B1 (ko) * 2000-11-24 2004-10-02 도꾜 지끼 인사쯔 가부시키가이샤 화학적 기계적 연마용 슬러리
US7799687B2 (en) 2006-10-10 2010-09-21 Samsung Electronics Co., Ltd. Slurry composition for a chemical mechanical polishing process and method of manufacturing a semiconductor device using the slurry composition

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7199056B2 (en) * 2002-02-08 2007-04-03 Applied Materials, Inc. Low cost and low dishing slurry for polysilicon CMP
KR100849078B1 (ko) * 2002-06-21 2008-07-30 매그나칩 반도체 유한회사 반도체 소자의 메탈 인슐레이터 메탈 캐패시터 형성 방법
JP2004165424A (ja) * 2002-11-13 2004-06-10 Ekc Technology Inc 研磨剤組成物とそれによる研磨方法
KR100618855B1 (ko) * 2004-08-02 2006-09-01 삼성전자주식회사 금속 콘택 구조체 형성방법 및 이를 이용한 상변화 메모리제조방법
US6979252B1 (en) 2004-08-10 2005-12-27 Dupont Air Products Nanomaterials Llc Low defectivity product slurry for CMP and associated production method
KR100645957B1 (ko) * 2004-10-26 2006-11-14 삼성코닝 주식회사 Ｃｍｐ용 수성 슬러리 조성물
KR100606901B1 (ko) * 2004-12-21 2006-08-01 동부일렉트로닉스 주식회사 반도체 소자의 격리막 형성방법
KR100684877B1 (ko) * 2005-01-05 2007-02-20 삼성전자주식회사 슬러리 조성물 및 이를 이용한 화학적 기계적 연마 공정을포함하는 반도체 소자 제조 방법
US20060159964A1 (en) * 2005-01-19 2006-07-20 Shin-Etsu Chemical Co., Ltd. Method for manufacturing a surface-treated silicon substrate for magnetic recording medium
KR100696382B1 (ko) * 2005-08-01 2007-03-19 삼성전자주식회사 반도체 소자 및 그 제조방법
JP2007103515A (ja) * 2005-09-30 2007-04-19 Fujimi Inc 研磨方法
US20070077865A1 (en) * 2005-10-04 2007-04-05 Cabot Microelectronics Corporation Method for controlling polysilicon removal
EP2410558A3 (en) * 2005-11-11 2012-04-18 Hitachi Chemical Co., Ltd. Polishing slurry for silicon oxide, additive liquid and polishing method
KR100741984B1 (ko) * 2006-02-17 2007-07-23 삼성전자주식회사 화학기계적 연마 장치의 연마 패드 및 그의 제조방법
JP4476232B2 (ja) * 2006-03-10 2010-06-09 三菱重工業株式会社 成膜装置のシーズニング方法
KR100793240B1 (ko) * 2006-06-02 2008-01-10 삼성전자주식회사 슬러리 조성물, 이를 이용한 연마 방법 및 불휘발성 메모리장치의 제조 방법
KR100739988B1 (ko) * 2006-06-28 2007-07-16 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
CN101528885B (zh) * 2006-08-30 2016-04-13 圣戈本陶瓷及塑料股份有限公司 用于磨料浆料的含水液体组合物，及其制备方法和使用方法
US20080194093A1 (en) * 2006-09-26 2008-08-14 Hynix Semiconductor Inc. Method for fabricating a nonvolatile memory device
CN101195729A (zh) * 2006-12-08 2008-06-11 安集微电子（上海）有限公司 非离子型聚合物在自停止多晶硅抛光液制备及使用中的应用
US20080148652A1 (en) * 2006-12-21 2008-06-26 Junaid Ahmed Siddiqui Compositions for chemical mechanical planarization of copper
US7696094B2 (en) * 2006-12-27 2010-04-13 Spansion Llc Method for improved planarization in semiconductor devices
JP2008226935A (ja) * 2007-03-09 2008-09-25 Fujitsu Ltd 半導体装置の製造方法
KR100849725B1 (ko) * 2007-06-28 2008-08-01 주식회사 하이닉스반도체 급속 증기 증착법을 이용한 반도체 소자의 소자분리막형성방법
US8105948B2 (en) * 2008-02-14 2012-01-31 Magic Technologies, Inc. Use of CMP to contact a MTJ structure without forming a via
JP2009206141A (ja) * 2008-02-26 2009-09-10 Fujitsu Microelectronics Ltd 半導体装置の製造方法
KR100967022B1 (ko) * 2008-04-02 2010-06-30 주식회사 하이닉스반도체 반도체 소자의 금속배선 및 그의 형성 방법
JP2010027690A (ja) * 2008-07-15 2010-02-04 Toshiba Corp 半導体装置の製造方法
KR101443063B1 (ko) 2008-07-17 2014-09-24 삼성전자주식회사 강유전체 박막의 형성 방법 및 이를 이용한 반도체 장치의제조 방법
US20100159807A1 (en) * 2008-12-22 2010-06-24 Jinru Bian Polymeric barrier removal polishing slurry
JP2011071303A (ja) 2009-09-25 2011-04-07 Toshiba Corp 半導体装置の製造方法
JP2011176207A (ja) * 2010-02-25 2011-09-08 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US8491808B2 (en) 2010-03-16 2013-07-23 Rohm And Haas Electronic Materials Cmp Holdings, Inc. Method of polishing a substrate comprising polysilicon, silicon oxide and silicon nitride
US8496843B2 (en) * 2010-03-16 2013-07-30 Rohm And Haas Electronic Materials Cmp Holdings, Inc. Method of polishing a substrate comprising polysilicon and at least one of silicon oxide and silicon nitride
US8492277B2 (en) 2010-03-16 2013-07-23 Rohm And Haas Electronic Materials Cmp Holdings, Inc Method of polishing a substrate comprising polysilicon and at least one of silicon oxide and silicon nitride
US8232208B2 (en) 2010-06-15 2012-07-31 Rohm And Haas Electronic Materials Cmp Holdings, Inc. Stabilized chemical mechanical polishing composition and method of polishing a substrate
US20110318928A1 (en) * 2010-06-24 2011-12-29 Jinru Bian Polymeric Barrier Removal Polishing Slurry
CN103210047B (zh) 2010-09-08 2018-07-17 巴斯夫欧洲公司 含n取代的二氮烯*二氧化物和/或n’-羟基-二氮烯*氧化物盐的含水抛光组合物
MY175638A (en) 2010-09-08 2020-07-03 Basf Se Aqueous polishing composition and process for chemically mechanically polishing substrates containing silicon oxide dielectic and polysilicon films.
MY164859A (en) 2010-09-08 2018-01-30 Basf Se Aqueous polishing composition and process for chemically mechanically polishing substrate materials for electrical, mechanical and optical devices
US8568610B2 (en) 2010-09-20 2013-10-29 Rohm And Haas Electronic Materials Cmp Holdings, Inc. Stabilized, concentratable chemical mechanical polishing composition and method of polishing a substrate
US8513126B2 (en) 2010-09-22 2013-08-20 Rohm And Haas Electronic Materials Cmp Holdings, Inc. Slurry composition having tunable dielectric polishing selectivity and method of polishing a substrate
GB2484348A (en) * 2010-10-08 2012-04-11 Rec Wafer Norway As Abrasive slurry and method of production of photovoltaic wafers
EP2649144A4 (en) 2010-12-10 2014-05-14 Basf Se AQUEOUS POLISHING COMPOSITION AND METHOD FOR MECHANICAL CHEMICAL POLISHING OF SUBSTRATES CONTAINING SILICON OXIDE DIELECTRIC AND POLYSILICON FILMS
US8211775B1 (en) 2011-03-09 2012-07-03 United Microelectronics Corp. Method of making transistor having metal gate
US8519487B2 (en) 2011-03-21 2013-08-27 United Microelectronics Corp. Semiconductor device
US8643069B2 (en) 2011-07-12 2014-02-04 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof
JP2013038095A (ja) 2011-08-03 2013-02-21 Elpida Memory Inc 半導体装置の製造方法
US8440094B1 (en) 2011-10-27 2013-05-14 Rohm And Haas Electronic Materials Cmp Holdings, Inc. Method of polishing a substrate
US8673755B2 (en) 2011-10-27 2014-03-18 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof
TWI473155B (zh) * 2011-11-14 2015-02-11 平坦化半導體裝置的製程方法
WO2013093557A1 (en) * 2011-12-21 2013-06-27 Basf Se Chemical mechanical polishing composition comprising polyvinyl phosphonic acid and its derivatives
US20130224948A1 (en) * 2012-02-28 2013-08-29 Globalfoundries Inc. Methods for deposition of tungsten in the fabrication of an integrated circuit
US8916061B2 (en) 2012-03-14 2014-12-23 Cabot Microelectronics Corporation CMP compositions selective for oxide and nitride with high removal rate and low defectivity
TWI573864B (zh) 2012-03-14 2017-03-11 卡博特微電子公司 具有高移除率及低缺陷率之對氧化物及氮化物有選擇性之ｃｍｐ組成物
US9136170B2 (en) 2012-05-30 2015-09-15 United Microelectronics Corp. Through silicon via (TSV) structure and process thereof
US8545715B1 (en) 2012-10-09 2013-10-01 Rohm And Haas Electronic Materials Cmp Holdings, Inc. Chemical mechanical polishing composition and method
US9012296B2 (en) * 2012-12-11 2015-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned deep trench capacitor, and method for making the same
US8836129B1 (en) 2013-03-14 2014-09-16 United Microelectronics Corp. Plug structure
JP2014216464A (ja) 2013-04-25 2014-11-17 日本キャボット・マイクロエレクトロニクス株式会社 スラリー組成物および基板研磨方法
US9165489B2 (en) 2013-05-21 2015-10-20 Cabot Microelectronics Corporation CMP compositions selective for oxide over polysilicon and nitride with high removal rate and low defectivity
US8906252B1 (en) 2013-05-21 2014-12-09 Cabot Microelelctronics Corporation CMP compositions selective for oxide and nitride with high removal rate and low defectivity
US9303187B2 (en) 2013-07-22 2016-04-05 Cabot Microelectronics Corporation Compositions and methods for CMP of silicon oxide, silicon nitride, and polysilicon materials
US9279067B2 (en) * 2013-10-10 2016-03-08 Cabot Microelectronics Corporation Wet-process ceria compositions for polishing substrates, and methods related thereto
US9847222B2 (en) * 2013-10-25 2017-12-19 Lam Research Corporation Treatment for flowable dielectric deposition on substrate surfaces
US9422455B2 (en) 2014-12-12 2016-08-23 Cabot Microelectronics Corporation CMP compositions exhibiting reduced dishing in STI wafer polishing
JP6930976B2 (ja) 2016-01-06 2021-09-01 シーエムシー マテリアルズ，インコーポレイティド 低ｋ基板の研磨方法
CN108878363B (zh) * 2017-05-12 2021-07-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
TWI764338B (zh) 2019-10-22 2022-05-11 美商Ｃｍｃ材料股份有限公司 用於氧化矽和碳摻雜之氧化矽化學機械拋光的組合物及方法
JP7433042B2 (ja) * 2019-12-24 2024-02-19 ニッタ・デュポン株式会社 研磨用組成物

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01135026A (ja) * 1987-10-16 1989-05-26 Wacker Chemitronic Ges Elekton Grundstoffe Mbh 半導体スライスのくもりのない研摩方法
JPH11116942A (ja) * 1997-10-14 1999-04-27 Fujimi Inc 研磨用組成物

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4051056A (en) * 1974-09-09 1977-09-27 The Procter & Gamble Company Abrasive scouring compositions
US5352277A (en) 1988-12-12 1994-10-04 E. I. Du Pont De Nemours & Company Final polishing composition
US5073285A (en) * 1989-06-12 1991-12-17 Lever Brothers Company, Division Of Conopco, Inc. Stably suspended organic peroxy bleach in a structured aqueous liquid
US5264010A (en) 1992-04-27 1993-11-23 Rodel, Inc. Compositions and methods for polishing and planarizing surfaces
US5603739A (en) 1995-06-09 1997-02-18 Diamond Scientific, Inc. Abrasive suspension system
US5769689A (en) 1996-02-28 1998-06-23 Rodel, Inc. Compositions and methods for polishing silica, silicates, and silicon nitride
US5876490A (en) * 1996-12-09 1999-03-02 International Business Machines Corporatin Polish process and slurry for planarization
US5759917A (en) 1996-12-30 1998-06-02 Cabot Corporation Composition for oxide CMP
US5916855A (en) 1997-03-26 1999-06-29 Advanced Micro Devices, Inc. Chemical-mechanical polishing slurry formulation and method for tungsten and titanium thin films
US5953612A (en) * 1997-06-30 1999-09-14 Vlsi Technology, Inc. Self-aligned silicidation technique to independently form silicides of different thickness on a semiconductor device
US5893752A (en) * 1997-12-22 1999-04-13 Motorola, Inc. Process for forming a semiconductor device
US5930645A (en) * 1997-12-18 1999-07-27 Advanced Micro Devices, Inc. Shallow trench isolation formation with reduced polish stop thickness
US6533832B2 (en) 1998-06-26 2003-03-18 Cabot Microelectronics Corporation Chemical mechanical polishing slurry and method for using same
US6149830A (en) * 1998-09-17 2000-11-21 Siemens Aktiengesellschaft Composition and method for reducing dishing in patterned metal during CMP process
KR100472882B1 (ko) * 1999-01-18 2005-03-07 가부시끼가이샤 도시바 수계 분산체, 이를 이용한 화학 기계 연마용 수계 분산체조성물, 웨이퍼 표면의 연마 방법 및 반도체 장치의 제조방법
US6833084B2 (en) * 1999-04-05 2004-12-21 Micron Technology, Inc. Etching compositions
US20010054706A1 (en) * 1999-07-19 2001-12-27 Joseph A. Levert Compositions and processes for spin etch planarization
US6258140B1 (en) * 1999-09-27 2001-07-10 Fujimi America Inc. Polishing composition
US6303506B1 (en) * 1999-09-30 2001-10-16 Infineon Technologies Ag Compositions for and method of reducing/eliminating scratches and defects in silicon dioxide during CMP process
US6720264B2 (en) * 1999-11-04 2004-04-13 Advanced Micro Devices, Inc. Prevention of precipitation defects on copper interconnects during CMP by use of solutions containing organic compounds with silica adsorption and copper corrosion inhibiting properties
US6503418B2 (en) * 1999-11-04 2003-01-07 Advanced Micro Devices, Inc. Ta barrier slurry containing an organic additive
JP3299945B2 (ja) * 1999-11-05 2002-07-08 山一電機株式会社 カードコネクタ
US6492283B2 (en) * 2000-02-22 2002-12-10 Asm Microchemistry Oy Method of forming ultrathin oxide layer
US6964923B1 (en) * 2000-05-24 2005-11-15 International Business Machines Corporation Selective polishing with slurries containing polyelectrolytes
TW584658B (en) * 2001-04-12 2004-04-21 Rodel Inc Polishing composition having a surfactant

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01135026A (ja) * 1987-10-16 1989-05-26 Wacker Chemitronic Ges Elekton Grundstoffe Mbh 半導体スライスのくもりのない研摩方法
JPH11116942A (ja) * 1997-10-14 1999-04-27 Fujimi Inc 研磨用組成物

Cited By (2)

* Cited by examiner, † Cited by third party
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KR100450984B1 (ko) * 2000-11-24 2004-10-02 도꾜 지끼 인사쯔 가부시키가이샤 화학적 기계적 연마용 슬러리
US7799687B2 (en) 2006-10-10 2010-09-21 Samsung Electronics Co., Ltd. Slurry composition for a chemical mechanical polishing process and method of manufacturing a semiconductor device using the slurry composition

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