KR100343136B1 - 이중 연마저지층을 이용한 화학기계적 연마방법 - Google Patents

이중 연마저지층을 이용한 화학기계적 연마방법 Download PDF

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Abstract

디싱(dishing) 현상과 연마저지층의 두께 변화를 개선할 수 있는 이중층 연마저지층을 이용한 화학기계적 연마 방법에 관해 개시한다. 이를 위해 본 발명은 이중층으로 된 연마저지층을 반도체 기판 위에 적층하고, 트랜치를 형성한 후, 소자분리막용 절연막을 적층한 후, 제1 연마저지층을 이용하여 1차 화학기계적 연마(CMP) 공정을 진행하고, 다시 제1 연마저지층만을 제거한 후, 제2 연마저지층을 이용하여 2차 화학기계적 연마(CMP) 공정을 진행하는 것을 특징으로 하는 이중 연마저지층을 이용한 화학기계적 연마 방법을 제공한다. 상기 이중층 연마저지층 사이에 식각저지층을 추가로 개재하여 제1 연마저지층을 제거할 수도 있다.

Description

이중 연마저지층을 이용한 화학기계적 연마 방법{Method for Chemical Mechanical Polishing using a double polishing stopper}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 화학기계적 연마(CMP: Chemical Mechanical Polishing)에 관한 것이다.
반도체 소자는 고기능화, 고성능화, 고집적화를 향해 256 메가(Mega) 및 1 기가(Giga)급의 DRAM(Dynamic Random Access Memory)으로 대표되는 ULSI(Ultra Large Scale Integration) 시대로 돌입하고 있다. 향후, 이들 반도체 소자의 고집적화보다는 보다 미세한 패턴형성기술을 필요로 하고, 3차원적인 다층화 구조를 요구하는 영역이 넓어져서, 현시점에서 새로운 프로세스(process)의 도입이 검토 과제로 되어있다. 미세 배선을 패턴형성기술에 의해 다층화해 갈 경우, 그 아래층에 존재하는 층간절연막(ILD: Inter Layer Dielectric)을 평탄하게 함이 필수가 되지만, 지금까지는 부분적인 평탄화 처리기술로 대응해 왔다. 그러나 반도체 소자의 가공능률 향상 및 고품질화를 달성하기 위해 웨이퍼 전면에 걸친 평탄화, 즉 광역평탄화(global planarization) 기술이 1980년대 중반부터 실공정에 소개되었는데 그것이 화학기계적 연마(CMP) 기술이다.
실제로 화학기계적 연마(CMP) 기술이 반도체 소자의 제조공정에 적용되는 경우를 살펴보면, ?? 층간절연막(ILD)의 평탄화, ?? 금속배선의 평탄화 및 ?? 소자분리 공정에서 트랜치 구조를 위한 평탄화 공정에서 주로 응용되어서, 포토리소그래피(photolithography) 공정에서 노광광에 대한 초점심도(DOF: Depth Of Focus)를 향상시키고, 미세패턴을 이용한 다층배선 형성을 가능하게 하고, 메모리 소자에 있어서는 메모리 셀영역과 인접하는 주변회로 영역과의 단차를 해소하게 되었다. 따라서, 화학기계적 연마(CMP) 기술이 반도체 소자의 제조공정에 도입된 후, 집적도를 향상시킬 수 있는 소자분리기술, 미세패턴 구조의 구현 및 다층 배선용 반도체 소자의 광역평탄화를 달성하는 측면에서 많은 발전이 이룩되었다. 상술한 화학기계적 연마(CMP) 기술의 장점 때문에, 지금도 화학기계적 연마(CMP) 장비와 이에 사용되는 소모품, 화학기계적 연마(CMP)를 이용한 공정 및 화학기계적 연마(CMP)를 이용한 공정설계 기술에 대한 연구가 지속되고 있다.
상술한 화학기계적 연마(CMP)를 실제 공정에 적용한 기술중에서, 소자분리 공정의 트랜치를 평탄화하는 공정에 대한 특허가 미합중국 특허 제 5, 494, 857호(Title: Chemical Mechanical Planarization of shallow trenches in semiconductor substrates, Date: Feb. 27, 1996)호로 DEC(Digital Equipment Corporation)사에 의해 개발되어 특허 등록된 바 있다.
도 1 및 도 2는 상기 종래 기술에 의한 화학기계적 연마 방법 및 그 문제점을 설명하기 위해 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(51)에 질화막(Silicon Nitride)과 같은 연마저지층(53)을 구성하고, 소자분리막을 형성하기 위해 반도체 기판(51)의 일부를 식각하여 트랜치(trench)를 형성한다. 이어서, 상기 트랜치(trench)를 매립하면서 소자분리막의 역할을 할 수 있는 산화막(55)을 반도체 기판(51)의 표면을 충분히 덮을 수 있도록 적층한다. 도면에서 반도체 기판(51)은 필드산화막이 비교적 넓은 영역에 형성되는 필드영역과, 메모리 셀과 같은 개별 소자가 형성되는 패턴영역으로 구분된다.
도 2를 참조하면, 상기 산화막(55)이 적층된 반도체 기판(51)의 표면에 대해 화학기계적 연마(CMP) 공정을 진행하여 광역평탄화(global planarization)를 달성함으로써 반도체 기판의 표면에 활성영역과 비활성영역을 구분하는 소자분리막(57)을 형성한다. 이때, 질화막으로 된 연마저지층(53)은 광역평탄화를 달성할 수 있는 연마 저지의 역할을 수행한다. 통상 광역평탄화를 수행하기 위해 진행되는 화학기계적 연마(CMP) 공정에서 슬러리(slurry)가 실리카(silica) 베이스(base)일 경우에는 주로 질화막(SiN), 보론나이트라이드막(BN)의 평탄화에 사용되고, 슬러리가 세리아 베이스(Ceria base)일 경우에는 질화막(SiN) 또는 폴리실리콘막의 평탄화를 위해 사용된다.
그러나, 상술한 화학기계적 연마(CMP) 방법은 다음과 같은 문제점이 있다.
첫째, 필드영역에서 소자분리막의 평탄하게 형성되지 않고 움푹 들어가는 디싱(도2의 D) 현상이 발생한다. 이러한 디싱(dishing) 현상은 고연마 선택비를 갖는 슬러리(slurry)를 화학기계적 연마(CMP) 공정에서 사용하더라도 발생하는 필연적인 문제이기 때문에, 이를 방지하기가 상당히 어려운 실정에 있다.
둘째, 필드영역과 패턴영역이 인접하는 영역(도2의 A)에서 연마저지층 두께의 변이(Variation)가 발생한다. 이렇게 균일하지 않은 연마저지층의 두께는 반도체 소자의 제조공정이 완료된 상태에서 반도체 소자의 특성(performance)을 떨어뜨리고, 신뢰도를 떨어뜨리는 요인으로 작용한다.
본 발명이 이루고자 하는 기술적 과제는 화학기계적 연마(CMP) 공정에서 디싱현상을 방지하고, 연마저지층의 두께 변화를 억제할 수 있는 이중 연마저지층을 이용한 화학기계적 연마 방법을 제공하는데 있다.
도 1 및 도 2는 종래 기술에 의한 화학기계적 연마 방법 및 그 문제점을 설명하기 위해 도시한 단면도들이다.
도 3 내지 도 6은 본 발명의 제1 실시예에 의한 이중 연마저지층을 이용한 화학기계적 연마 방법을 설명하기 위해 도시한 단면도들이다.
도 7 내지 도 10은 본 발명의 제2 실시예에 의한 이중 연마저지층을 이용한 화학기계적 연마 방법을 설명하기 위해 도시한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 기판, 102: 제2 연마저지층,
104: 제1 연마저지층, 106: 소자분리막용 절연막,
108: 소자분리막, 210: 식각저지층.
상기 기술적 과제를 달성하기 위해 본 발명의 제1 실시예를 통한 이중 연마저지층을 이용한 화학기계적 연마 방법은, 먼저 반도체 기판에 이중층으로 된 제1 및 제2 연마저지층을 적층한다. 이어서 상기 제1 및 제2 연마저지층을 패터닝하여 상기 제2 연마저지층 하부의 반도체 기판을 식각하여 트랜치를 형성한다. 그후, 상기 트랜치가 형성된 반도체 기판 전면에 상기 반도체 기판을 충분히 덮을 수 있는 소자분리막용 절연막을 적층한다. 이어서 상기 제1 연마저지층을 이용하여 상기 소자분리막용 절연막에 대해 1차 화학기계적 연마(CMP)를 진행한다. 이어서 상기 제1 연마저지층 및 제2 연마저지층의 식각선택비를 이용하여 제1 연마저지층을 제거한다. 마지막으로 상기 제2 연마저지층을 이용하여 2차 화학기계적 연마(CMP) 공정을 진행한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 및 제2 연마저지층은 서로 다른 물질인 폴리실리콘막과 질화막으로 구성하는 것이 적합하며, 이러한 제1 및 제2 연마저지층은 폴리실리콘, 질화막(SiN) 및 보론나이트라이드막(BN)으로 이루어진 절연막군에서 선택된 하나를 포함하는 막을 사용할 수 있으며, 막질의 두께는 100∼10000Å의 범위내에서 형성하는 것이 적합하다.
바람직하게는, 상기 소자분리막용 절연막은 USG, PSG, BSG, BPSG, HDP를 이용한 산화막, TEOS 및 유동성 산화막(FOX)로 이루어진 절연막군에서 선택된 하나의 막을 사용하는 것이 적합하다.
또한, 본 발명의 바람직한 실시예에 의하면, 상기 소자분리막용 절연막 연마비/제1 연마저지층의 연마비가 1보다 큰 것이 적합하고, 상기 제1 연마저지층의 식각비/소자분리막용 절연막의 식각비가 5보다 큰 것이 적합하다.
또한, 상기 제1 연마저지층의 식각비/제2 연마저지층의 식각비가 5보다 큰 것이 바람직하고, 상기 소자분리막용 절연막의 연마비/제2 연마저지층의 연마비가 1보다 큰 것이 바람직하다.
상기 기술적 과제를 달성하기 위해 본 발명의 제2 실시예를 통한 이중 연마저지층을 이용한 화학기계적 연마 방법은, 반도체 기판에 제2 연마저지층, 식각저지층 및 제1 연마저지층을 순차적으로 적층한다. 이어서 상기 제2 연마저지층, 식각저지층 및 제1 연마저지층을 패터닝하여 상기 제2 연마저지층 하부의 반도체 기판을 식각함으로써 트랜치를 형성한다. 상기 결과물 전면에 반도체 기판을 충분히 덮을 수 있는 소자분리막용 절연막을 적층하고, 상기 제1 연마저지층을 이용하여 상기 절연막에 대한 1차 화학기계적 연마(CMP) 공정을 진행한다. 계속해서 상기 식각저지층을 이용하여 상기 제1 연마저지층을 제거한 후, 상기 제2 연마저지층을 이용하여 상기 소자분리막용 절연막 및 식각저지층에 대한 2차 화학기계적 연마(CMP) 공정을 진행한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 및 제2 연마저지층은 서로 다른 물질로 구성하는 것이 적합하며, 이러한 제1 및 제2 연마저지층의 재질로는 폴리실리콘, 질화막(SiN) 및 보론나이트라이드막(BN)으로 이루어진 절연막군에서 적어도 하나를 포함하는 막을 사용하는 것이 바람직하며, 각각 두께를 100∼10000Å의 범위내에서 형성하는 것이 적합하다.
또한, 상기 식각저지층 및 소자분리막용 절연막은 USG, PSG, BSG, BPSG, HDP를 이용한 산화막, TEOS 및 유동성 산화막(FOX)로 이루어진 절연막군에서 선택된 하나의 막을 사용하는 것이 적합하다.
또한, 본 발명의 바람직한 실시예에 의하면, 상기 소자분리막용 절연막 연마비/제1 연마저지층의 연마비가 1보다 큰 것이 적합하고, 상기 제1 연마저지층의 식각비/소자분리막용 절연막의 식각비가 5보다 큰 것이 적합하며, 상기 제1 연마저지층의 식각비/소자분리막용 절연막의 식각비가 5보다 큰 것이 바람직하고, 상기 소자분리막용 절연막의 연마비/제2 연마저지층의 연마비가 1보다 큰 것이 바람직하다.
본 발명에 따르면, 필드산화막이 형성되는 필드영역에서 디싱(dishing)현상이 발생하는 것을 억제하고, 필드영역과 패턴영역의 인접부에서 연마저지층의 두께 변이(variation) 줄여서 반도체 소자의 수행능력(performance)을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
당 명세서에서 말하는 화학기계적 연마(CMP) 방법은 가장 넓은 의미로 사용하고 있으며 트랜치 소자분리막 공정에서와 같이 특정 공정만을 한정하는 것이 아니다. 본 발명은 그 정신 및 필수의 특징사항을 벗어나지 않고 다른 방식으로 구현될 수 있다. 예를 들면 아래의 바람직한 실시예에 있어서는 이중 연마저지층을 이용한 화학기계적 연마방법이 트랜치 소자분리공정에 적용되었지만, 이는 층간절연막(ILD)의 평탄화 공정에 적용해도 무방하다. 따라서, 아래의 바람직한 실시예에서 기재한 내용은 예시적인 것이며 한정하는 의미가 아니다.
제1 실시예; 이중층 연마저지층을 사용하는 경우.
도 3 내지 도 6은 본 발명의 제1 실시예에 의한 이중 연마저지층을 이용한 화학기계적 연마 방법을 설명하기 위해 도시한 단면도들이다.
도 3을 참조하면, 메모리 셀과 같은 개별소자가 형성되는 패턴영역과, 필드산화막이 비교적 넓은 지역에 형성되는 필드영역이 있는 반도체 기판(100)에 통상의 방법으로 질화막(SiN)을 재질로 하는 제2 연마저지층(102)과 폴리실리콘을 재질로 하는 제1 연마저지층(104)을 순차적으로 적층한다. 이때 상기 제1 및 제2 연마저지층(104, 102)의 두께는 100∼10000Å의 범위내에서 조절이 가능하며 본 실시예에서는 약 1500Å의 두께로 형성한다. 또한, 상기 제1 및 제2 연마저지층은 폴리실리콘, 질화막(SiN) 및 보론나이트라이드막(BN)을 포함하는 막중에서 임의의 다른 막을 선택하여도 본 발명이 추구하는 목적을 달성할 수 있다. 따라서, 본 발명에서는 세리아 계열(Ceria base)의 슬러리를 사용하기 때문에 제1 연마저지층(104)로 폴리실리콘막을 사용하고, 제2 연마저지층(102)으로 질화막을 사용하게 된다. 반대로 제1 연마저지층(104)으로 질화막(SiN)을 사용하고, 제2 연막저지층(102)으로 보론나이트라이드막(BN)을 사용했을 경우에는 실리카 계열의 슬러리를 사용하는 것이 적당하다.
이어서, 상기 이중층 연마저지층이 구성된 반도체 기판(100)의 전면에 소자분리용 절연막(106)을 반도체 기판(100)의 표면이 충분히 덮이도록 적층한다. 이러한 소자분리용 절연막(106)은 USG(Undoped Silicate Glass), PSG(Prosphoro, Silicate Glass) BSG(Boron Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), HDP(High Density Plasma)를 이용한 산화막, TEOS 및 유동성 산화막(FOX)중에서 선택된 하나의 막질로서 본 발명에서는 USG를 사용한다. 이때 상기 소자분리용 절연막(106)의 선택에 있어서, 소자분리용 절연막(106)은 상기 제1 연마저지층(104) 및 제2 연마저지층(102)보다 연마비가 큰 막질이여야 하고, 식각율에 있어서는 상기 제1 연마저지층(104)보다 5배 이상 식각율이 낮은 물질을 선택하는 것이 적절하다. 또한, 상기 제1 연마저지층의 식각비/제2 연마저지층의 식각비가 5보다 크도록 막질을 선택하는 것이 적절하다.
도 4를 참조하면, 일반적으로 사용되는 실리카(SiO2) 계열의 슬러리(Silica based slurry)보다는 고선택비용 슬러리인 세리아(CeO2) 계열의 슬러리(Ceria based slurry)를 사용하여 1차 화학기계적 연마(CMP) 공정을 진행한다. 이때 연마비가 소자분리막용 절연막(106)이 더 높기 때문에 제1 연마저지층(104)에 의해 연마가 중단된다. 이때, 상기 제1 연마저지층(104)으로 질화막을 사용하고 제2 연마저지층(102)으로 보론나이트라이드막(BN)을 사용했을 경우에는, 실리카 계열의 슬러리를 사용하는 것이 적합하다. 그러나 소자분리막이 비교적 넓게 형성되는 필드영역에서는 표면이 접시모양으로 파이는(recess) 디싱(dishing) 현상이 발생하게 된다.
도 5를 참조하면, 상기 1차 화학기계적 연마(CMP)가 끝난 결과물에 대해 습식식각(wet etch)을 진행하여 제1 연마저지층(104)을 제거한다. 이러한 습식식각은 제1 연마저지층(104)의 식각비가 상기 소자분리막용 절연막(106) 및 제2 연마저지층(102)의 식각비보다 5배 이상 큰 성질을 이용하여 진행하게 된다. 따라서, 본 발명의 경우는 질산(HNO3)과, 불산(HF)과, 초산(CH3COOH)의 혼합액을 식각액을 이용하여 약 30분간 습식식각을 진행하면 제1 연마저지층(104)을 깨끗이 제거할 수 있다. 본 발명의 바람직한 실시예에서는 제1 연마저지층(104)을 습식식각 방법으로 제거하였으나, 이는 건식식각(dry etch)을 제거할 수 있음은 물론이다.
제 6을 참조하면, 상기 습식식각이 진행된 반도체 기판 표면에 고선택비용 슬러리인 세리아(CeO2) 계열의 슬러리(Ceria based slurry)를 사용하여 2차 화학기계적 연마(CMP) 공정을 진행한다. 여기서, 폴리실리콘을 재질로 하는 제2 연마저지층(102)이 쉽게 연마되지 않고, 낮은 높이로 돌출된 기둥(pillar) 형상의 소자분리막용 절연막(106')이 쉽게 제거될 수 있는 슬러리를 사용하여 2차 화학기계적 연마(CMP) 공정을 진행하였다. 따라서, 2차 화학기계적 연마(CMP) 공정에서 제거하는 소자분리막용 절연막(106')의 두께는 미미하게 작기 때문에 디싱현상이 필드영역에서 발생하지 않는다. 그리고 소자분리막(108)의 형성이 끝난 후에도 패턴영역 및 필드영역의 인접부에서 기존의 트랜치 소자분리 공정에 비하여 연마저지층의 두께 변이(variation)가 작게 발생하는 개선된 트랜치 소자분리 공정을 구현할 수 있다.
제2 실시예; 이중층 연마저지층과 식각저지층을 함께 사용하는 경우.
상기 제1 실시예에서는 이중층으로 된 연마저지층의 재질을 서로 다른 물질을 사용함으로써 제1 연마저지층을 제거하였으나, 본 제2 실시예에서는 이를 동일 물질로 사용하기 때문에 제1 연마저지층(204)과 제2 연마저지층(202) 사이에 식각저지층(210)을 추가로 개재하여 제1 연마저지층을 제거한다. 여기서, 제1 실시예와 중복되는 부분을 반복을 피하여 설명을 생략한다. 또한, 이해를 용이하게 하기 위해 참조부호는 상기 제1 실시예와 서로 대응되도록 구성하였다.
도 7 내지 도 10은 본 발명의 제2 실시예에 의한 이중 연마저지층을 이용한 화학기계적 연마 방법을 설명하기 위해 도시한 단면도들이다.
도 7을 참고하면, 반도체 기판(200)에 제2 연마저지층(202), 식각저지층(210) 및 제1 연마저지층(204)을 순차적으로 적층한다. 여기서 상기 식각저지층(210)의 재질로는 USG, PSG, BSG, BPSG, HDP를 이용한 산화막, TEOS 및 유동성 산화막(FOX)로 이루어진 절연막군에서 선택된 하나의 막인 USG를 사용하며, 막질의 두께는 100∼10000Å 사이에서 조절하되, 본 실시예에서는 1500∼2000Å의 두께로 형성한다. 이어서, 패터닝을 진행하여 트랜치(trench)를 형성하고, 상부에 소자분리막용 절연막(206)을 두껍게 적층한다.
도 8을 참조하면, 연마선택비를 이용하여 1차 화학기계적 연마(CMP) 공정을 진행한다. 이때 제1 연마저지층(204)이 패턴영역에서는 연마저지층의 역할을 하지만, 필드영역에서는 기존의 공정과 마찬가지로 디싱현상이 발생하게 된다.
도 9를 참조하면, 상기 식각저지층(210) 및 소자분리막용 절연막(206') 대(vs) 제1 연마저지층(204)이 갖는 식각선택비를 이용하여 제1 연마저지층(204)을 제거한다. 이때도 제1 및 제2 연마저지층(204, 202)으로 질화막 사용한 경우, 인산(H3PO4)을 이용한 습식식각(wet etch)을 30분간 실시할 수 있다.
도 10을 참조하면, 상기 제1 연마저지층이 제거된 반도체 기판에 2차 화학기계적 연마(CMP) 공정을 진행하여 소자분리막용 절연막(206')의 표면과 식각저지층(210)을 제거하여 소자분리막(210)을 형성한다. 이때에도 필드영역에서 디싱의 발생이 억제되며, 필드영역과 패턴영역의 인접부에서 연마저지층의 두께 변이(variation)가 줄어든다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 첫째, 필드산화막이 형성되는 필드영역에서 디싱(dishing)현상이 발생하는 것을 억제할 수 있다. 둘째, 필드영역과 패턴영역의 인접부에서 연마저지층의 두께 변이(variation) 줄여서 반도체 소자의 수행능력(performance)을 개선할 수 있다.

Claims (10)

  1. 반도체 기판에 제2 연마저지층, 식각저지층 및 제1 연마저지층을 순차적으로 적층하는 제1 공정;
    상기 제2 연마저지층, 식각저지층 및 제1 연마저지층을 패터닝하여 상기 제2 연마저지층 하부의 반도체 기판을 식각함으로써 트랜치를 형성하는 제2 공정;
    상기 결과물 전면에 반도체 기판을 충분히 덮을 수 있는 소자분리막용 절연막을 적층하는 제3 공정;
    상기 제1 연마저지층을 이용하여 상기 절연막에 대한 1차 화학기계적 연마(CMP) 공정을 진행하는 제4 공정;
    상기 식각저지층을 이용하여 상기 제1 연마저지층을 제거하는 제5 공정;
    상기 제2 연마저지층을 이용하여 상기 소자분리막용 절연막 및 식각저지층에 대한 2차 화학기계적 연마(CMP) 공정을 진행하는 제6 공정을 구비하는 것을 특징으로 하는 이중 연마저지층을 이용한 화학기계적 연마 방법.
  2. 제 11항에 있어서,
    상기 제1 및 제2 연마저지층은 재질이 동일한 물질로 구성된 것을 특징으로하는 이중 연마저지층을 이용한 화학기계적 연마 방법.
  3. 제 12항에 있어서,
    상기 제1 연마저지층 및 제2 연마저지층은 폴리실리콘, 질화막(SiN) 및 보론나이트라이드막(BN)으로 이루어진 절연막군에서 적어도 하나를 포함하는 막을 사용하는 것을 특징으로 하는 이중 연마저지층을 이용한 화학기계적 연마 방법
  4. 제 11항에 있어서,
    상기 제1 및 제2 연마저지층은 두께를 각각 100∼10000Å 범위로 형성하는 것을 특징으로 하는 이중 연마저지층을 이용한 화학기계적 연마 방법.
  5. 제 11항에 있어서,
    상기 식각저지층은 USG, PSG, BSG, BPSG, HDP를 이용한 산화막, TEOS 및 유동성 산화막(FOX)로 이루어진 절연막군에서 선택된 하나를 사용하는 것을 특징으로 하는 이중 연마저지층을 이용한 화학기계적 연마 방법.
  6. 제 11항에 있어서,
    상기 소자분리막용 절연막은 USG, PSG, BSG, BPSG, HDP를 이용한 산화막, TEOS 및 유동성 산화막(FOX)로 이루어진 절연막군에서 선택된 하나의 막을 사용하는 것을 특징으로 하는 이중 연마저지층을 이용한 화학기계적 연마 방법.
  7. 제 11항에 있어서,
    상기 소자분리막용 절연막 연마비/제1 연마저지층의 연마비가 1보다 크도록 하는 것을 특징으로 하는 이중 연마저지층을 이용한 화학기계적 연마 방법.
  8. 제 11항에 있어서,
    상기 제1 연마저지층의 식각비/소자분리막용 절연막의 식각비가 5보다 크도록 하는 것을 특징으로 하는 이중 연마저지층을 이용한 화학기계적 연마 방법.
  9. 제 11항에 있어서,
    상기 제1 연마저지층의 식각비/소자분리막용 절연막의 식각비가 5보다 크도록 하는 것을 특징으로 하는 이중 연마저지층을 이용한 화학기계적 연마 방법.
  10. 제 11항에 있어서,
    상기 소자분리막용 절연막의 연마비/제2 연마저지층의 연마비가 1보다 크도록 하는 것을 특징으로 하는 이중 연마저지층을 이용한 화학기계적 연마 방법.
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