CN110120342A - 半导体工艺、半导体器件的制作方法和半导体器件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 143
- 238000005516 engineering process Methods 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 230000004888 barrier function Effects 0.000 claims abstract description 101
- 238000000034 method Methods 0.000 claims abstract description 43
- 238000000227 grinding Methods 0.000 claims abstract description 18
- 238000002360 preparation method Methods 0.000 claims description 30
- 229910052751 metal Inorganic materials 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 14
- 230000008569 process Effects 0.000 claims description 12
- 238000005406 washing Methods 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 239000000126 substance Substances 0.000 abstract description 8
- 238000005530 etching Methods 0.000 abstract description 7
- 230000000694 effects Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910017464 nitrogen compound Inorganic materials 0.000 description 1
- 150000002830 nitrogen compounds Chemical class 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Drying Of Semiconductors (AREA)
Abstract
本申请提供了一种半导体工艺、半导体器件的制作方法和半导体器件。该半导体工艺包括:提供半导体结构,半导体结构包括非平整表面,非平整表面包括突出区域;在非平整表面的除突出区域之外的区域上设置牺牲阻挡层;对设置有牺牲阻挡层的半导体结构进行第二次机械研磨,直到非平整表面变为平整表面,牺牲阻挡层被去除的速率小于半导体结构的被去除的速率。该半导体工艺中,在通过化学机械研磨对整个非平整表面进行研磨时,未设置有牺牲阻挡层的突出区域会被快速磨平,而其他区域由于牺牲阻挡层的阻挡作用而基本维持不变。该工艺不仅能改善半导体结构的平整度,并且,由于该工艺不需要对半导体结构进行刻蚀,其可控性更好,可行性高。
Description
技术领域
本申请涉及半导体工艺领域,具体而言,涉及一种半导体工艺、半导体器件的制作方法和半导体器件。
背景技术
随着芯片制造技术的不断发展,半导体芯片的良率也不断变高。然而,在芯片制造技术的后段工艺中,由于制程工艺的限制,晶圆边缘区域(宽度约4mm)的良率一直偏低,无法达到理想状况。这是由于化学机械研磨的限制,在金属层间填充层研磨的工艺中,晶圆边缘区域与中心区域的研磨率不一样,进而导致边缘区域与中心区域的填充层厚度不一样。这种厚度的差异性不仅会在后续的光刻工艺中产生对准偏差,而且也会在刻蚀工艺中使得边缘的连接孔无法连至下层金属。
目前,有两种典型方法解决这个问题,但是,这两种方法都需要采用刻蚀工艺减小边缘区域和中心区域的高度差,而刻蚀工艺不太好控制,精度较差,所以这两种方法的可靠性较差,难以得到量化。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解,因此,背景技术中可能包含某些信息,这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种半导体工艺、半导体器件的制作方法和半导体器件,以解决现有技术中的处理不平整表面的方法较难控制的问题。
为了实现上述目的,根据本申请的一个方面,提供了一种半导体工艺,包括:提供半导体结构,上述半导体结构包括非平整表面,上述非平整表面包括突出区域;在上述非平整表面的除上述突出区域之外的区域上设置牺牲阻挡层;对设置有上述牺牲阻挡层的上述半导体结构进行第二次机械研磨,直到上述非平整表面变为平整表面,上述牺牲阻挡层被去除的速率小于上述半导体结构的被去除的速率。
进一步地,提供半导体结构的过程包括:提供初始半导体结构,包括平整表面;从上述平整表面开始对上述初始半导体结构进行第一次机械研磨,得到上述半导体结构。
进一步地,在上述非平整表面的除上述突出区域之外的区域设置牺牲阻挡层的过程包括:在上述非平整表面上设置预备牺牲阻挡层;去除上述突出区域上的上述预备牺牲阻挡层,剩余的上述预备牺牲阻挡层为上述牺牲阻挡层。
进一步地,采用洗边装置去除上述突出区域上的上述预备牺牲阻挡层。
进一步地,采用上述洗边装置去除上述预备牺牲阻挡层的过程中,控制上述洗边装置的中轴线与上述半导体结构的中轴线夹角在0~10°之间。
进一步地,在上述第二次机械研磨的过程中,上述牺牲阻挡层被去除的速率为V1,上述半导体结构被去除的速率为V2,V2/V1≥4。
进一步地,上述牺牲阻挡层的材料包括氮化硅。
进一步地,上述牺牲阻挡层的厚度不小于400nm。
进一步地,提供初始半导体结构的过程包括:提供衬底;在上述衬底的部分裸露表面上设置金属层;在上述金属层的裸露表面上的金属保护层;在上述衬底的裸露表面上以及上述金属保护层的裸露表面上设置填充层,其中,上述非平整表面为上述填充层经过上述第一次机械研磨后形成的表面。
进一步地,在上述第二次机械研磨后剩余的结构中还剩余至少部分上述牺牲阻挡层的情况下,上述半导体工艺还包括:去除剩余的所有的上述牺牲阻挡层。
根据本申请的另一方面,提供了一种半导体器件的制作方法,上述半导体器件的制作方法包括任意一种上述的半导体工艺。
根据本申请的又一方面,提供了一种半导体器件,上述半导体器件由上述的半导体器件的制作方法制备形成。
应用本申请的技术方案,上述半导体工艺中,首先,提供具有非平整表面的半导体结构,且该非平整表面包括突出区域;然后,在非平整表面的除突出区域之外的区域上设置牺牲阻挡层;最后,利用对设置有上述牺牲阻挡层的上述半导体结构进行第二次机械研磨,直到上述非平整表面变为平整表面,上述牺牲阻挡层被去除的速率小于上述半导体结构的被去除的速率。该工艺中利用牺牲阻挡层被去除的速率小于半导体结构被去除的速率,在通过化学机械研磨对整个非平整表面进行研磨时,未设置有牺牲阻挡层的突出区域会被快速磨平,而其他区域由于牺牲阻挡层的阻挡作用而基本维持不变。该工艺不仅能改善半导体结构的平整度,并且,由于该工艺不需要对半导体结构进行刻蚀,其可控性更好,可行性高。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解,本申请的示意性实施例及其说明用于解释本申请,并不构成对本申请的不当限定。在附图中:
图1示出了根据本申请的一种实施例中的半导体工艺的流程示意图;
图2示出了根据本申请的一种实施例中的半导体结构的示意图;
图3示出了根据本申请的一种实施例中的初始半导体结构的示意图;
图4示出了根据本申请的一种实施例中设置预备牺牲阻挡层后的半导体结构的示意图;
图5示出了根据本申请的一种实施例中去除突出区域上的预备牺牲阻挡层后的半导体结构的示意图;
图6示出了根据本申请的一种实施例中第二次机械研磨后的半导体结构的示意图;以及
图7示出了根据本申请的一种实施例中去除上述牺牲阻挡层后的半导体结构的示意图。
其中,上述附图包括以下附图标记:
10、衬底;20、金属层;30、金属保护层;40、填充层;50、突出区域;60、预备牺牲阻挡层;70、牺牲阻挡层;80、平整表面。
具体实施方式
应该指出,以下详细说明都是例示性的,旨在对本申请提供进一步的说明。除非另有指明,本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是,这里所使用的术语仅是为了描述具体实施方式,而非意图限制根据本申请的示例性实施方式。如在这里所使用的,除非上下文另外明确指出,否则单数形式也意图包括复数形式,此外,还应当理解的是,当在本说明书中使用术语“包含”和/或“包括”时,其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是,当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时,该元件可直接在该另一元件上,或者也可存在中间元件。而且,在说明书以及权利要求书中,当描述有元件“连接”至另一元件时,该元件可“直接连接”至该另一元件,或者通过第三元件“连接”至该另一元件。
正如背景技术所介绍的,现有技术中的处理不平整表面的方法较难控制,为了解决这一问题,本申请提出了一种半导体工艺。
根据本申请的实施例,提供了一种半导体工艺。图1是根据本申请实施例的半导体工艺的流程图。如图1所示,该方法包括以下步骤:
步骤S101,提供半导体结构,上述半导体结构包括非平整表面,上述非平整表面包括突出区域;
步骤S102,在上述非平整表面的除上述突出区域之外的区域上设置牺牲阻挡层;
步骤S103,对设置有上述牺牲阻挡层的上述半导体结构进行第二次机械研磨,直到上述非平整表面变为平整表面,上述牺牲阻挡层被去除的速率小于上述半导体结构的被去除的速率。
上述半导体工艺中,首先,提供具有非平整表面的半导体结构,且该非平整表面包括突出区域;然后,在非平整表面的除突出区域之外的区域上设置牺牲阻挡层;最后,利用对设置有上述牺牲阻挡层的上述半导体结构进行第二次机械研磨,直到上述非平整表面变为平整表面,上述牺牲阻挡层被去除的速率小于上述半导体结构的被去除的速率。该工艺中利用牺牲阻挡层被去除的速率小于半导体结构被去除的速率,在通过化学机械研磨对整个非平整表面进行研磨时,未设置有牺牲阻挡层的突出区域会被快速磨平,而其他区域由于牺牲阻挡层的阻挡作用而基本维持不变。该工艺不仅能改善半导体结构的平整度,并且,由于该工艺不需要对半导体结构进行刻蚀,其可控性更好,可行性高。
需要说明的是,本申请的半导体结构可以为具有任何结构层的结构,具体可以根据实际情况将该半导体工艺应用在任何需要平坦化的半导体结构的工艺中。例如,可以为图3所示的半导体结构中,该半导体结构包括衬底10、金属层20、金属保护层30、填充层40和突出区域50。并且,该半导体结构中的突出区域的位置可以位于非平整表面的边缘区域,也可以位于除边缘区域的其他区域,例如中心区域。还需要说明的是,本申请的边缘区域就是指包括半导体结构的表面的边缘的区域,中心区域就是包括表面的中心的区域。
在实际的应用过程中,待处理的半导体结构并不一定是具有非平整表面的半导体结构,还有可能是具有平整表面的结构,该结构后续需要减薄,对于这种情况中,提供半导体结构的过程包括:提供初始半导体结构,包括平整表面;从上述平整表面开始对上述初始半导体结构进行第一次机械研磨,得到上述半导体结构。非平整表面的形成是由于第一次化学机械研磨的过程中,初始半导体结构的平整表面的边缘区域与其他区域的研磨率不一样,边缘区域被去除的速率较小,其他区域被去除的速率较大,进而导致边缘区域与其他区域的高度不一样,边缘区域的高度高于其他区域的高度,即边缘区域形成突出区域。
上述的初始半导体结构也可以为任何具有合适结构层的结构,本领域技术人员可以根据实际情况来选择合适的初始半导体结构。本申请的一种实施例中,提供初始半导体结构的过程包括:提供衬底;在上述衬底的部分裸露表面上设置金属层;在上述金属层的裸露表面上的金属保护层;在上述衬底的裸露表面上以及上述金属保护层的裸露表面上设置填充层,其中,上述非平整表面为上述填充层经过上述第一次机械研磨后形成的表面。
本申请的一种实施例中,如图3至5所示,在上述非平整表面的除上述突出区域之外的区域设置牺牲阻挡层的过程包括:在上述非平整表面上设置预备牺牲阻挡层60;去除上述突出区域50上的上述预备牺牲阻挡层60,剩余的上述预备牺牲阻挡层为上述牺牲阻挡层70。该方法可以高效且准确地得到预定图案的牺牲阻挡层。
本申请的设置牺牲阻挡层的方式并不限于上述的方式,其可以为任何可行的方式,例如可以先在突出区域设置光刻胶,然后,在光刻胶的裸露表面上以及其他的裸露的非平整表面上设置预备牺牲阻挡层,然后,去除光刻胶,光刻胶上的预备牺牲阻挡层也被去除,在除突出区域之外的其他非平整表面上留下牺牲阻挡层。
为了高效准确地将需要去除的预备牺牲阻挡层去除,本申请的一种实施例中,采用洗边装置去除上述突出区域上的上述预备牺牲阻挡层。一种具体的实施方式中,利用洗边装置清除边缘区域的突出区域(宽度约4mm)的预备牺牲阻挡层。
当然,本申请的去除突出区域上的预备牺牲阻挡层的方式并不限于上述的方式,还可以为其他的方式,例如,将对应的腐蚀预备牺牲阻挡层的化学腐蚀剂放在烧杯中,将对应需要去除预备牺牲阻挡层的部分放在烧杯中预定时间,即可将对应突出区域上的预备牺牲阻挡层去除。
为了避免半导体结构的突出区域以外的区域的预备牺牲阻挡层被去除,进一步保证后续可以得到表面平整的结构,在本申请的一种具体的实施例中,采用上述洗边装置去除上述预备牺牲阻挡层的过程中,控制上述洗边装置的中轴线与上述半导体结构的中轴线夹角在0~10°之间。
从原理上来说,只要牺牲阻挡层的被去除的速率小于半导体结构的被去除速率即可,但是为了进一步保证在研磨得到预定厚度的半导体结构时,其表面为平整表面,实际的应用过程中,半导体结构的被去除的速率与牺牲阻挡层被去除的速率之比应该尽量大。
为了进一步保证得到预定厚度且表面平整的半导体结构,本申请的一种实施例中,在上述第二次机械研磨的过程中,上述牺牲阻挡层被去除的速率为V1,上述半导体结构被去除的速率为V2,V2/V1≥4。
本申请的牺牲阻挡层的材料可以为任何被去除速率小于半导体结构被去除的速率的材料,本领域技术人员可以根据实际情况来选择对应的牺牲阻挡层的材料,例如可以根据半导体结构中需要研磨的材料来确定。本申请的一种具体的实施例中,上述牺牲阻挡层的材料包括氮化硅。
为了进一步避免牺牲阻挡层下方的半导体结构被去除,本申请的一种实施例中,上述牺牲阻挡层的厚度不小于400nm。
实际的应用过程中,对于被去除速率非常小的牺牲阻挡层来说,V2/V1很大,在研磨去除突出区域的过程中,牺牲阻挡层几乎没有被去除,在这种情况下,在第二次研磨后续的工艺中,需要将剩余的牺牲阻挡层全部去除;对于被去除速率相对较大的牺牲阻挡层来说,V2/V1虽然大于1,但是相对较小,在研磨去除突出区域的过程中,牺牲阻挡层也被去除了,这时,后续就不需要再去除牺牲阻挡层了。
根据本申请的另一方面,提供了一种半导体器件的制作方法,上述半导体器件的制作方法包括任意一种上述的半导体工艺。
该制作方法由于包括上述的半导体工艺,能够在研磨后得到平整的表面,进一步保证了后续工艺的精准性,从而进一步保证了能够得到预定结构的器件。
根据本申请的又一方面,提供了一种半导体器件,上述半导体器件由上述的半导体器件的制作方法制备形成。
该半导体器件由于采用上述的制作方法制作而成,其性能较好。
为了使得本领域技术人员能够更加清楚地了解本申请的技术方案,以下将结合具体的实施例来说明。
实施例
该半导体工艺包括:
提供初始半导体结构,包括平整表面,如图2所示,该初始半导体结构包括衬底10、金属层20、金属保护层30以及填充层40,衬底为硅,金属层为铝层,金属保护层为钛及其氮化物,填充层为硅玻璃;
从上述平整表面开始对上述初始半导体结构进行第一次机械研磨,得到上述半导体结构,如图3所示,上述半导体结构包括非平整表面,上述非平整表面包括突出区域50;
在上述非平整表面上设置预备牺牲阻挡层60,如图4所示,预备牺牲阻挡层60的材料为氮化硅,该层的厚度为400nm;
采用洗边装置去除上述突出区域50上的上述预备牺牲阻挡层60,在上述非平整表面的除上述突出区域50之外的区域上留下牺牲阻挡层70,如图5所示;
对设置有上述牺牲阻挡层70的上述半导体结构进行第二次机械研磨,直到上述非平整表面变为平整表面,如图6所示,上述牺牲阻挡层70被去除的速率为V1,上述半导体结构被去除的速率为V2,V2/V1=4;
采用化学方法除上述牺牲阻挡层70,得到具有平整表面80的填充层40,如图7所示。
从以上的描述中,可以看出,本申请上述的实施例实现了如下技术效果:
本申请的半导体工艺中,首先,提供具有非平整表面的半导体结构,且该非平整表面包括突出区域;然后,在非平整表面的除突出区域之外的区域上设置牺牲阻挡层;最后,利用对设置有上述牺牲阻挡层的上述半导体结构进行第二次机械研磨,直到上述非平整表面变为平整表面,上述牺牲阻挡层被去除的速率小于上述半导体结构的被去除的速率。该工艺中利用牺牲阻挡层被去除的速率小于半导体结构被去除的速率,在通过化学机械研磨对整个非平整表面进行研磨时,未设置有牺牲阻挡层的突出区域会被快速磨平,而其他区域由于牺牲阻挡层的阻挡作用而基本维持不变。该工艺不仅能改善半导体结构的平整度,并且,由于该工艺不需要对半导体结构进行刻蚀,其可控性更好,可行性高。
以上所述仅为本申请的优选实施例而已,并不用于限制本申请,对于本领域的技术人员来说,本申请可以有各种更改和变化。凡在本申请的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本申请的保护范围之内。
Claims (12)
1.一种半导体工艺,其特征在于,包括:
提供半导体结构,所述半导体结构包括非平整表面,所述非平整表面包括突出区域;
在所述非平整表面的除所述突出区域之外的区域上设置牺牲阻挡层;
对设置有所述牺牲阻挡层的所述半导体结构进行第二次机械研磨,直到所述非平整表面变为平整表面,所述牺牲阻挡层被去除的速率小于所述半导体结构的被去除的速率。
2.根据权利要求1所述的半导体工艺,其特征在于,提供半导体结构的过程包括:
提供初始半导体结构,包括平整表面;
从所述平整表面开始对所述初始半导体结构进行第一次机械研磨,得到所述半导体结构。
3.根据权利要求1所述的半导体工艺,其特征在于,在所述非平整表面的除所述突出区域之外的区域设置牺牲阻挡层的过程包括:
在所述非平整表面上设置预备牺牲阻挡层;
去除所述突出区域上的所述预备牺牲阻挡层,剩余的所述预备牺牲阻挡层为所述牺牲阻挡层。
4.根据权利要求3所述的半导体工艺,其特征在于,采用洗边装置去除所述突出区域上的所述预备牺牲阻挡层。
5.根据权利要求4所述的半导体工艺,其特征在于,采用所述洗边装置去除所述预备牺牲阻挡层的过程中,控制所述洗边装置的中轴线与所述半导体结构的中轴线夹角0~10°之间。
6.根据权利要求1至5中任一项所述的半导体工艺,其特征在于,在所述第二次机械研磨的过程中,所述牺牲阻挡层被去除的速率为V1,所述半导体结构被去除的速率为V2,V2/V1≥4。
7.根据权利要求1至5中任一项所述的半导体工艺,其特征在于,所述牺牲阻挡层的材料包括氮化硅。
8.根据权利要求1至5中任一项所述的半导体工艺,其特征在于,所述牺牲阻挡层的厚度不小于400nm。
9.根据权利要求2所述的半导体工艺,其特征在于,提供初始半导体结构的过程包括:
提供衬底;
在所述衬底的部分裸露表面上设置金属层;
在所述金属层的裸露表面上的金属保护层;
在所述衬底的裸露表面上以及所述金属保护层的裸露表面上设置填充层,其中,所述非平整表面为所述填充层经过所述第一次机械研磨后形成的表面。
10.根据权利要求1至5中任一项所述的半导体工艺,其特征在于,在所述第二次机械研磨后剩余的结构中还剩余至少部分所述牺牲阻挡层的情况下,所述半导体工艺还包括:
去除剩余的所有的所述牺牲阻挡层。
11.一种半导体器件的制作方法,其特征在于,所述半导体器件的制作方法包括权利要求1至10中任一项的所述的半导体工艺。
12.一种半导体器件,其特征在于,所述半导体器件由权利要求11所述的半导体器件的制作方法制备形成。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910390853.3A CN110120342A (zh) | 2019-05-10 | 2019-05-10 | 半导体工艺、半导体器件的制作方法和半导体器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910390853.3A CN110120342A (zh) | 2019-05-10 | 2019-05-10 | 半导体工艺、半导体器件的制作方法和半导体器件 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN110120342A true CN110120342A (zh) | 2019-08-13 |
Family
ID=67522156
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910390853.3A Pending CN110120342A (zh) | 2019-05-10 | 2019-05-10 | 半导体工艺、半导体器件的制作方法和半导体器件 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN110120342A (zh) |
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2019
- 2019-05-10 CN CN201910390853.3A patent/CN110120342A/zh active Pending
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