KR100240879B1 - 반도체 장치의 평탄화 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 제조 공정에서 사용되는 층간절연막을 평탄화할 수 있는 반도체 장치의 평탄화 방법에 관한 것으로, 반도체 장치의 평탄화 방법은, 제 1 영역들이 그 자신과 인접한 제 2 영역들 보다 상대적으로 높은 단차를 갖도록 형성된 반도체 기판을 준비하는 공정과, 제 1 영역들을 포함하여 제 2 영역들 상에 제 1 및 제 2 절연막을 순차적으로 형성하는 공정과, 제 1 영역들의 상부 에지 부분의 제 1 절연막이 소정 부분 노출되도록 제 1 영역들의 상부 에지 부분의 제 1 및 제 2 절연막을 식각하는 공정과, 제 1 절연막을 포함하여 제 2 절연막 상에 제 3 절연막을 형성하되, 제 2 절연막은 제 1 및 제 3 절연막 보다 상대적으로 높은 식각비를 갖는 공정과, 제 1 절연막의 상부 표면이 노출되도록 제 3 및 제 2 절연막을 습식 식각하는 공정을 포함한다. 이와 같은 방법에 의해서, 반도체 장치의 절연막을 평탄화할 수 있고, 따라서, CMP 공정을 수행함에 따라 발생되는 디싱 현상 및 연마제에 의한 반도체 장치의 오염, 그리고 파티클 등의 문제점을 해결할 수 있다.
Description
본 발명은 반도체 장치의 평탄화 방법에 관한 것으로, 좀 더 구체적으로는, 반도체 장치의 층간절연 또는 소자간 절연을 위해 사용되는 층간절연막(Inter Layer Dielectrics)을 평탄화하는 반도체 장치의 평탄화 방법에 관한 것이다.
반도체 장치가 점차 고집적화되어 감에 따라 반도체 장치의 제조에 있어서는 층간절연막과 같은 절연막의 평탄화 기술이 해결해야 할 중요한 과제로 대두되고 있다.
특히, 근래에는 반도체 장치의 소자간 분리를 위해서 널리 사용되는 LOCOS 공정이 STI(Shallow Trench Isolation) 공정으로 대체되고 있는 추세이고, 또한, 소자간의 단차가 증가함에 따른 층간절연막의 단차 증가로 인해 다양한 방법의 평탄화 기술이 요구되고 있다.
이와 같은, 절연막을 평탄화하기 위한 방법으로는 BPSG(Boron Phosphorus Silicate Glass)막 리플로우(reflow), SOG(Spin On Glass) 또는 포토레지스트(photoresist) 에치백(etch back), 그리고 CMP(Chemical Mechanical Polishing) 공정 등이 널리 사용되고 있다.
특히, CMP 공정은 리플로우 또는 에치백 공정으로는 평탄화시킬 수 없는 넓은 영역(wide space)을 평탄화시킬 수 있고, 또한 저온 상태에서 평탄화 공정이 수행된다는 장점 때문에 상술한 여러가지 평탄화 기술 가운데 가장 널리 사용되고 있다.
그러나, CMP 공정은 그 동작 특성상 절연막의 구조가 접시 모양을 갖게 되는 디싱(dishing)현상 및 연마제(slurry)에 의한 반도체 장치의 오염(contamination), 그리고 파티클(particle) 등의 문제점이 발생된다 (US Patent No 5,064,683, "METHOD FOR POLISHING PLANARIZING A SEMICONDUCTOR SUBSTRATE BY USING A BORON NITRIDE POLISH STOP").
상술한 문제점을 해결하기 위해 제안된 본 발명은, 반도체 장치의 층간절연 또는 소자간 절연을 위해 사용되는 절연막을 평탄화할 수 있는 반도체 장치의 평탄화 방법을 제공하는 데 그 목적이 있다.
도 1A 내지 도 1F는 본 발명의 일 실시예에 따른 반도체 장치의 평탄화 방법을 순차적으로 보여주는 공정도;
도 2A 내지 도 2E는 본 발명의 다른 실시예에 따른 반도체 장치의 평탄화 방법을 순차적으로 보여주는 공정도;
* 도면의 주요 부분에 대한 부호 설명
10, 100 : 기판12 : 금속 배선막 패턴
14, 16, 18, 140, 160, 180 : 절연막120 : 트렌치
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 평탄화 방법은, 제 1 영역들이 그 자신과 인접한 제 2 영역들 보다 상대적으로 높은 단차를 갖도록 형성된 반도체 기판을 준비하는 공정과; 제 1 영역들을 포함하여 제 2 영역들 상에 제 1 및 제 2 절연막을 순차적으로 형성하는 공정과; 제 1 영역들의 상부 에지 부분의 제 1 절연막이 소정 부분 노출되도록 제 1 영역들의 상부 에지 부분의 제 1 및 제 2 절연막을 식각하는 공정과; 제 1 절연막을 포함하여 제 2 절연막상에 제 3 절연막을 형성하되, 제 2 절연막은 제 1 및 제 3 절연막 보다 상대적으로 높은 식각비를 갖는 공정과; 제 1 절연막의 상부 표면이 노출되도록 제 3 및 제 2 절연막을 습식 식각하는 공정을 포함한다.
이 방법의 바람직한 실시예에 있어서, 제 1 및 제 2 절연막의 에지 부분은 아르곤 스퍼터링 방법으로 식각된다.
이 방법의 바람직한 실시예에 있어서, 제 2 절연막은 SiOF, PSG, BN, 그리고 BPSG막 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 제 3 절연막은 HDP CVD 산화막과 ECR CVD 산화막 중, 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 제 1 영역들은 IMD 패턴 영역이고, 제 2 영역들은 반도체 기판이다.
이 방법의 바람직한 실시예에 있어서, 제 1 영역들은 반도체 기판이고, 제 2 영역들은 트렌치 영역이다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 평탄화 방법은, 제 1 영역들이 그 자신과 인접한 제 2 영역들 보다 상대적으로 높은 단차를 갖도록 형성된 반도체 기판을 준비하는 공정과; 제 1 영역들을 포함하여 제 2 영역들 상에 제 1 및 제 2 절연막, 그리고 제 3 절연막을 순차적으로 형성하되, HDP 화학 기상 증착 또는 ECR 화학 기상 증착으로 형성하고, 제 2 절연막은 제 1 및 제 3 절연막 보다 상대적으로 높은 식각비를 갖는 공정과; 제 1 절연막의 상부 표면이 노출되도록 제 3 및 제 2 절연막을 습식 식각하는 공정을 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 절연막은 SiOF, PSG, BN, 그리고 BPSG막 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 제 3 절연막은 HDP CVD 산화막과 ECR CVD 산화막 중, 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 제 1 영역들은 IMD 패턴 영역이고, 제 2 영역들은 반도체 기판이다.
이 방법의 바람직한 실시예에 있어서, 제 1 영역들은 반도체 기판이고, 제 2 영역들은 트렌치 영역이다.
(작용)
이와 같은 방법에 의해서, 반도체 장치의 절연막을 평탄화할 수 있고, 따라서, CMP 공정을 수행함에 따라 발생되는 디싱 현상 및 연마제에 의한 반도체 장치의 오염, 그리고 파티클 등의 문제점을 해결할 수 있다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부 도면 도 1 및 도 2에 의거해서 상세히 설명한다. 이때, 도 1A 내지 도 1F는 반도체 기판상에 금속 배선막 패턴이 형성되어 있는 경우의 절연막 평탄화의 예를 보이고, 도 2A 내지 도 2E는 반도체 기판에 트렌치가 형성되어 있는 경우의 절연막 평탄화의 예를 보인다.
먼저, 도 1A를 참조하면, 반도체 기판(10)상에는 서로 다른 크기를 갖는 금속 배선막 패턴(12)이 형성되어 있고, 상기 금속 배선막 패턴(12)을 포함하여 상기 반도체 기판(10)상에 제 1 절연막(14)을 형성한다.
그리고, 상기 제 1 절연막(14)상에 제 2 절연막(16)을 형성하는데, 이때, 상기 제 2 절연막(16)은 SiOF, PSG(Phosphorus Silicate Glass)막, BN(Boron Nitride)막, 그리고 BPSG(Boron Phosphorus Silicate Glass)막 중 어느 하나로 형성되고, 상기 제 1 절연막(14) 보다 상대적으로 높은 식각 선택비를 갖는다.
다음, 도 1B에 있어서, 상기 금속 배선막 패턴(12) 상부 에지 부분의 제 1 절연막(14)이 노출되도록 아르곤 스퍼터링(Ar sputtering) 공정을 수행하여 상기 금속 배선막 패턴(12) 상부 에지 부분의 제 1 및 제 2 절연막(14, 16)을 식각한다.
이어서, 상기 제 1 절연막(14)을 포함하여 제 2 절연막(16)상에 HDP CVD 산화막(High Density Plasma Chemical Vapor Deposition Oxide) 또는 ECR CVD 산화막(Electron Cyclotron Resonance Chemical Vapor Deposition Oxide)중 어느 하나로 도 1C에 도시된 바와 같이 제 3 절연막(18)을 형성한다.
여기에서, 상기 제 3 절연막(18)은 상기 제 2 절연막(16) 보다 상대적으로 낮은 식각 선택비를 갖는다. 또한, 상기 HDP CVD 산화막 또는 ECR CVD 산화막은 막의 증착(deposition)과 동시에 식각(etching)이 이루어지기 때문에, 패턴의 크기가 큰 패턴(12a)상에는 단차가 높고 크기가 큰 막이 형성되고, 패턴의 크기가 작은 패턴(12b, 12c)상에는 단차가 낮고 크기가 작은 막이 도 1C에 도시된 바와 같은 프러파일(profile)을 갖도록 형성된다.
다음, 도 1D 내지 도 1F는 절연막들을 습식식각하여 평탄화하는 한 스텝의 공정을 진행 단계별로 도시한 것으로서, 먼저, 도 1D를 참조하면, 상기 제 3 절연막(18)의 습식 식각(wet etch) 공정을 수행하면 제 3 절연막(18)의 단차가 낮은 부위, 즉 금속 배선막 패턴(12)이 형성되어 있지 않은 부분의 제 2 절연막(16)이 먼저 노출되게 된다.
이어서, 도 1E에 있어서, 습식 식각 공정을 계속적으로 진행하면, 이미 언급한 바와 같이 상기 제 2 절연막(16)이 상기 제 1 및 제 3 절연막(14, 18) 보다 상대적으로 높은 식각 선택비를 갖기 때문에 제 3 절연막(18)이 제 2 절연막(16)의 상부에 존재하더라도 노출된 부위의 제 2 절연막(16)이 먼저 식각된다. 즉, 크기가 큰 금속 배선막 패턴(12a)의 상부에 형성된 제 3 절연막 하부의 제 2 절연막은 상기 제 3 절연막의 하부로 식각이 진행된다.
계속해서, 습식 식각 공정을 수행하여 상기 금속 배선막 패턴(12) 상부의 노출된 제 2 절연막(16)이 완전히 식각되면, 상기 크기가 큰 금속 배선막 패턴(12a)의 상부에 존재하는 제 3 절연막(18)이 완전히 식각되지 않더라도 그 하부의 제 2 절연막(16)이 완전히 식각되기 때문에 도 1F에 도시된 바와 같이 금속 배선막 패턴(12)의 상부에 형성된 제 3 절연막(18) 및 제 2 절연막(16)이 모두 이 제거된다.
이때, 크기가 작은 금속 배선막 패턴(12b, 12c) 상부의 제 3 절연막은 상기 습식식각 공정에 의해 모두 제거되는데, 만일 제거되지 않더라도 그 하부의 제 2 절연막이 습식식각 공정에 의해 식각되기 때문에 그 상부의 제 3 절연막들도 제거된다.
또한, 도 2A 내지 도 2E에 도시되어 있는 바와 같이, 트렌치가 형성된 반도체 기판의 절연막 평탄화 방법은 상술한 금속 배선막 패턴의 절연막 평탄화 방법과 동일하다.
도 2A를 참조하면, 반도체 기판(100)을 식각하여 형성된 트렌치(120)를 포함하여 반도체 기판(100)상에 제 1 및 제 2 절연막(140, 160)을 순차적으로 형성하고, 이어서, 도 2B에 도시된 바와 같이 상기 트렌치(120) 상부 에지 부위를 아르곤 스퍼터링 공정으로 식각한다.
다음, 도 2C에 있어서, 상기 제 1 절연막(140)을 포함하여 제 2 절연막(160)상에 HDP CVD 산화막 또는 ECR CVD 산화막으로 제 3 절연막(180)을 형성한다.
그리고, 도 2D 및 도 2E에 도시된 바와 같이 습식 식각 공정을 수행하면, 상기 제 2 절연막(160)은 상기 제 1 및 제 3 절연막(140, 180) 보다 상대적으로 높은 식각 선택비를 갖는 SiOF, PSG막, BN막, 그리고 BPSG막 중 어느 하나로 형성되기 때문에 상기 트렌치(120) 영역을 제외한 반도체 기판(100)상의 제 2 절연막(160)이 먼저 식각되면서 절연막의 평탄화가 이루어진다.
한편, 상술한 바와 같이 금속 배선막 패턴(12) 또는 트렌치(120)를 갖는 반도체 장치의 상기 제 1 및 제 2 절연막, 그리고 제 3 절연막을 HDP 화학 기상 증착 장치 또는 ECR 화학 기상 증착 장치를 이용하여 형성하면 금속 배선막 패턴(12) 또는 트렌치(120) 상부 에지 부분의 절연막들을 식각하기 위한 아르곤 스퍼터링 공정을 생략할 수 있다.
왜냐하면, HDP 화학 기상 증착 장치 또는 ECR 화학 기상 증착 장치는 형성하고자 하는 소정의 막을 증착함과 동시에 식각하면서 형성할 수 있고, 특히, 패턴의 상부 에지 영역에서 가장 큰 식각률을 갖기 때문에 도 1B 또는 도 2B에 도시된 바와 같은 불연속적인 절연막을 형성할 수 있기 때문이다.
그리고, 이 경우에 있어서도 제 2 절연막은 제 1 및 제 3 절연막 보다 상대적으로 높은 식각 선택비를 갖는 SiOF, PSG막, BN막, 그리고 BPSG막 중 어느 하나로 형성되고, 제 3 절연막은 HDP CVD 산화막 또는 ECR CVD 산화막으로 형성된다.
상술한 바와 같은 반도체 장치의 평탄화 방법에 의해서, 반도체 장치의 절연막을 평탄화할 수 있고, 따라서, CMP 공정을 수행함에 따라 발생되는 디싱 현상 및 연마제에 의한 반도체 장치의 오염, 그리고 파티클 등의 문제점을 해결할 수 있다.
Claims (11)
- 제 1 영역들이 그 자신과 인접한 제 2 영역들 보다 상대적으로 높은 단차를 갖도록 형성된 반도체 기판을 준비하는 공정과;제 1 영역들을 포함하여 제 2 영역들 상에 제 1 및 제 2 절연막을 순차적으로 형성하는 공정과;제 1 영역들의 상부 에지 부분의 제 1 절연막이 소정 부분 노출되도록 제 1 영역들의 상부 에지 부분의 제 1 및 제 2 절연막을 식각하는 공정과;제 1 절연막을 포함하여 제 2 절연막상에 제 3 절연막을 형성하되, 제 2 절연막은 제 1 및 제 3 절연막 보다 상대적으로 높은 식각비를 갖는 공정과;제 1 절연막의 상부 표면이 노출되도록 제 3 및 제 2 절연막을 습식 식각하는 공정을 포함하는 반도체 장치의 평탄화 방법.
- 제 1 항에 있어서,제 1 및 제 2 절연막의 에지 부분은 아르곤 스퍼터링 방법으로 식각되는 반도체 장치의 평탄화 방법.
- 제 1 항에 있어서,제 2 절연막은 SiOF, PSG, BN, 그리고 BPSG막 중 어느 하나인 반도체 장치의 평탄화 방법.
- 제 1 항에 있어서,제 3 절연막은 HDP CVD 산화막과 ECR CVD 산화막 중, 어느 하나인 반도체 장치의 평탄화 방법.
- 제 1 항에 있어서,제 1 영역들은 IMD 패턴 영역이고, 제 2 영역들은 반도체 기판인 반도체 장치의 평탄화 방법.
- 제 1 항에 있어서,제 1 영역들은 반도체 기판이고, 제 2 영역들은 트렌치 영역인 반도체 장치의 평탄화 방법.
- 제 1 영역들이 그 자신과 인접한 제 2 영역들 보다 상대적으로 높은 단차를 갖도록 형성된 반도체 기판을 준비하는 공정과;제 1 영역들을 포함하여 제 2 영역들 상에 제 1 및 제 2 절연막, 그리고 제 3 절연막을 순차적으로 형성하되, 제 2 절연막은 제 1 및 제 3 절연막 보다 상대적으로 높은 식각비를 갖는 공정과;제 1 절연막의 상부 표면이 노출되도록 제 3 및 제 2 절연막을 습식 식각하는 공정을 포함하는 반도체 장치의 평탄화 방법.
- 제 7 항에 있어서,상기 제 2 절연막은 SiOF, PSG, BN, 그리고 BPSG막 중 어느 하나인 반도체 장치의 평탄화 방법.
- 제 7 항에 있어서,제 3 절연막은 HDP CVD 산화막과 ECR CVD 산화막 중, 어느 하나인 반도체 장치의 평탄화 방법.
- 제 7 항에 있어서,제 1 영역들은 IMD 패턴 영역이고, 제 2 영역들은 반도체 기판인 반도체 장치의 평탄화 방법.
- 제 7 항에 있어서,제 1 영역들은 반도체 기판이고, 제 2 영역들은 트렌치 영역인 반도체 장치의 평탄화 방법.
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