DE69837059T2 - Planarisierung von einem Halbleitersubstrat - Google Patents

Planarisierung von einem Halbleitersubstrat Download PDF

Info

Publication number
DE69837059T2
DE69837059T2 DE69837059T DE69837059T DE69837059T2 DE 69837059 T2 DE69837059 T2 DE 69837059T2 DE 69837059 T DE69837059 T DE 69837059T DE 69837059 T DE69837059 T DE 69837059T DE 69837059 T2 DE69837059 T2 DE 69837059T2
Authority
DE
Germany
Prior art keywords
insulating layer
region
layer
substrate
portions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69837059T
Other languages
English (en)
Other versions
DE69837059D1 (de
Inventor
Chang-Gyu Gundang-ku Sungnam-shi Kin
Ji-Hyun Youngdeungpo-ku Choi
Seok-Ji Paldal-ku Suwon Hong
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE69837059D1 publication Critical patent/DE69837059D1/de
Application granted granted Critical
Publication of DE69837059T2 publication Critical patent/DE69837059T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • H01L21/31053Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching

Description

  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung betrifft ein Verfahren zur Planarisierung eines Substrats, beispielsweise eines Halbleitersubstrats.
  • Mit zunehmender Integrationsdichte von Halbleitervorrichtungen werden zunehmend große Bemühungen auf Planarisierungsverfahren verwendet, um die Oberfläche der Vorrichtung zwischen der Ausbildung der verschiedenen nötigen Schichten zu planarisieren. Beispiele schließen die Planarisierung einer auf einem Halbleitersubstrat ausgebildeten isolierenden Zwischenschicht ein. Seit kurzem werden STI (shallow trench isolation)-Verfahren in großem Umfang angewendet, um Vorrichtungselemente auf einem Halbleitersubstrat zu isolieren. Verglichen mit dem früheren LOCOS-Verfahren ist eine Stufenhöhe zwischen einem Graben und benachbarten Vorrichtungselementen vergrößert und erfordert verbesserte Planarisierungstechniken.
  • Es sind mehrere Verfahren zur Planarisierung von isolierenden Schichten bekannt. Beispiele sind unter anderem: BPSG(boron phosphorus silicate)-Rückfluss; SOG (Sein an Glas) oder Photoresist und Rückätzung; und CMP(chemisch-mechanisches Polieren). Speziell CMP kann für die Planarisierung über einen größeren Bereich als die anderen Verfahren verwendet werden und kann bei niedrigen Temperaturen verwendet werden. Wegen dieser Vorzüge wird CMP in großem Umfang in der Substratplanarisierung angewendet. Die CMP-Planarisierung ist beispielsweise im US-Patent Nr. 5,064,683 , ausgegeben am 27. Feb. 1996, offenbart.
  • Jedoch führt die Substratplanarisierung unter Verwendung vom CMP zu drei Hauptproblemen: erstes wird, wenn große Bereiche planarisiert werden sollen, eine Schüsselform in der Oberfläche gebildet. Zweites kann das Substrat durch die verwendete Aufschlämmung kontaminiert werden. Drittens können das Substrat und die Poliervorrichtung durch Teilchen, die während dem CMP entstehen, kontaminiert werden.
  • US 5,541,427 und US 5,266,525 beschreiben ein Substrat mit einer planarisierten Oberseite, das erhabene und eingetiefte Regionen umfasst. Eine erste Isolierschicht ist auf den erhabenen und eingetieften Regionen vorgesehen, und ein Abschnitt der zweiten isolierenden Schicht liegt über der ersten isolierenden Schicht in den eingetieften Regionen. Eine dritte isolierende Schicht füllt die Eintiefung auf ein Niveau auf, das im Wesentlichen koplanar mit der ersten isolierenden Schicht ist. Teile der zweiten isolierenden Schicht liegen an der planarisierten Oberseite frei.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung ist auf die Lösung der genannten Probleme gerichtet, und zwar durch Schaffung eines Verfahrens für die wirksame Planarisierung eines Substrats, das kein Polieren beinhaltet.
  • Gemäß einem Aspekt der Erfindung wird ein Verfahren zur Planarisierung eines Substrats geschaffen, das die folgenden Schritte aufweist: (a) Herstellen eines Substrats mit einer unebenen Topographie einschließlich einer erhabenen Region und einer benachbarten eingetieften Region; (b) Ausbilden einer ersten Isolierschicht auf der erhabenen Region und der eingetieften Region; (c) Ausbilden einer zweiten Isolierschicht auf der ersten Isolierschicht; (d) Entfernen von Abschnitten der zweiten Isolierschicht an einer Grenzfläche zwischen der erhabenen Region und der eingetieften Region, um einen Abschnitt der zweiten Isolierschicht innerhalb der eingetieften Region gegen einen Abschnitt der zweiten Isolierschicht, der über der erhabenen Region liegt, zu isolieren; (e) Ausbilden einer dritten Isolierschicht auf der resultierenden Oberfläche; (f) Entfernen eines Teils der dritten Isolierschicht von der Oberseite, bis der Abschnitt der zweiten Isolierschicht, der über der erhabenen Region liegt, teilweise freigelegt ist; und (g) Entfernen des Abschnitts der zweiten Isolierschicht, der über der erhabenen Region liegt, was eine Abhebung der entsprechenden Abschnitte der dritten Isolierschicht bewirkt.
  • Vorzugsweise werden die Schritte (f) und (g) in einem einzigen Ätzverfahren durchgeführt, wobei die Bedingungen für dieses Verfahren so gewählt werden, dass die zweite isolierende Schicht mit einer schnelleren Rate geätzt wird als die dritte isolierende Schicht oder die erste isolierende Schicht. Solch ein Ätzverfahren wird vorzugsweise gewählt, um den Abschnitt der zweiten Isolierschicht, der über der erhabenen Region liegt, vollständig zu entfernen, bevor der Abschnitt der zweiten Isolierschicht innerhalb der eingetieften Region durch die Entfernung eines darüber liegenden Abschnitts der dritten Isolierschicht freigelegt wird.
  • Bevorzugte Beispiele für ein Ätzverfahren zur Verwendung in Schritt (f) und/oder Schritt (g) sind Nassätzen unter Verwendung einer Lösung aus Fluorwasserstoff HF; oder Nassätzen unter Verwendung von SC1(NH3 + H2O2 + Wasser).
  • Ein in unten liegender Abschnitt der ersten Isolierschicht wird vorzugsweise während des Schritts (d) oder anschließend an diesen teilweise entfernt.
  • Schritt (d) und der Schritt des Entfernens eines Teils des unten liegenden Abschnitts der ersten Isolierschicht können anhand eines Sputter-Verfahrens unter Verwendung von Argongas durchgeführt werden.
  • Die Schritte (c) und (d) werden vorzugsweise gleichzeitig durchgeführt. In diesem Fall wird die zweite Isolierschicht aufgebracht und gleichzeitig geätzt, und Abschnitte der zweiten Isolierschicht an der Grenzfläche werden schneller geätzt als andere Abschnitte der zweiten Isolierschicht. Unten liegende Abschnitte der ersten Isolierschicht an der Grenzfläche werden dadurch freigelegt.
  • Durch Anwendung des Verfahrens der vorliegenden Erfindung wird ein Substrat mit einer planarisierten Oberseite geschaffen, das eine erhabene Region und eine benachbarte eingetiefte Region, eine erste Isolierschicht auf der erhabenen Region und der eingetieften Region, einen Abschnitt einer zweiten Isolierschicht, der über der ersten Isolierschicht innerhalb der eingetieften Region liegt, und eine dritte Isolierschicht, die die eingetiefte Region bis auf ein Niveau auffüllt, das mit einer Oberseite der ersten Isolierschicht im Wesentlichen koplanar ist, aufweist, dadurch gekennzeichnet, dass die dritte isolierende Schicht den Abschnitt der zweiten Isolierschicht umschließt, wodurch kein Teil der zweiten Isolierschicht an der planarisierten Oberseite frei liegt.
  • Die erhabene Region kann eine auf das Substrat aufgebrachte gemusterte Schicht aufweisen, und die eingetiefte Region kann das Substrat zwischen Elementen der gemusterten Schicht aufweisen. Die gemusterte Schicht kann eine dielektrische Intermetallschicht oder eine metallische Verbindungsschicht aufweisen.
  • Alternativ dazu kann die erhabene Region das Substrat aufweisen und die eingetiefte Region kann einen Graben in dem Substrat aufweisen.
  • Vorzugsweise besteht die zweite Schicht aus einem Material der Gruppe, die aus SiOF, PSG, BN und BPSG besteht.
  • Vorzugsweise besteht die dritte Schicht aus einem Material der Gruppe, die aus HDP CVD-Oxid und ECR CVD-Oxid besteht.
  • Das Substrat kann ein Halbleitersubstrat sein.
  • KURZE BESCHREIBUNG DER ZEICHNUNG
  • Bestimmte Ausführungsformen der vorliegenden Erfindung werden nachstehend lediglich in Form von Beispielen mit Bezug auf die begleitende Zeichnung beschrieben, worin:
  • 1A bis 1F Verfahrensschritte in einem Verfahren gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigen; und
  • 2A bis 2E die Verfahrensschritte in einem Verfahren gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigen.
  • AUSFÜHRLICHE BESCHREIBUNG DER ZEICHNUNG
  • 1A bis 1F zeigen ein Verfahren zum Planarisieren eines Halbleitersubstrats gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
  • Wie in 1A dargestellt, ist auf einem Halbleitersubstrat 10 eine gemusterte Schicht 12 aus beispielsweise metallischen Zwischenverbindungen 12a, 12b und 12c ausgebildet. Die metallischen Zwischenverbindungen können unterschiedlich groß sein. Das Halbleitersubstrat 10 weist demgemäß eine unebene Topographie auf, einschließlich einer erhabenen Region (metallische Zwischenverbindungen) und einer angrenzenden eingetieften Region (Abstände zwischen metallischen Zwischenverbindungen). Eine erste Isolierschicht 14 wird über dem Halbleitersubstrat 10 einschließlich der Zwischenverbindungen 12a, 12b und 12c ausgebildet. Eine zweite Isolierschicht 16 wird dann über der ersten Isolierschicht ausgebildet. Die zweite Isolierschicht kann aus SiOF, PSG (Phosphorsilicat-Glas), BN (Bornitrid) oder BPSG (Borphosphorsilicat-Glas) bestehen. Die zweite Isolierschicht weist in Bezug auf die erste Isolierschicht 14 eine hohe Ätzselektivität auf.
  • In einer Variante dieser Ausführungsform kann die erhabene Region ein gemustertes intermetallisches Dielektrikum anstelle von metallischen Zwischenverbindungen aufweisen. Ebenso kann die erhabene Region irgendeine gemusterte Schicht umfassen. Beispiele schließen Polysilicium oder andere Gate-Schichten für Transistoren oder resistive Leitungen ein. Die eingetiefte Region kann das Substrat 10 zwischen den Elementen 12a, 12b, 12c oder die gemusterte Schicht sein.
  • Wie in 1B dargestellt, wird ein Sputtering-Verfahren unter Verwendung von Argon (Ar)-Gas durchgeführt, bis Abschnitte der zweiten isolierenden Schicht 16 an der Grenzfläche zwischen den erhabenen Regionen und den eingetieften Regionen entfernt wurden. Die Abschnitte der zweiten Isolierschicht innerhalb der eingetieften Regionen werden dadurch gegen die Abschnitte der zweiten Isolierschicht, die über den erhabenen Regionen liegen, isoliert.
  • Unten liegende Abschnitte der ersten Isolierschicht 14 an den Grenzflächen werden vorzugsweise ebenfalls teilweise entfernt. Durch die Entfernung eines Teils der unten liegenden Regionen der ersten Isolierschicht wird das Profil des entstehenden Hohlraums 17 an den oberen Kanten gerundet. Dies erleichtert später die Befüllung des Hohlraums 17.
  • Wie in 1C dargestellt, wird eine dritte Isolierschicht 18 über der resultierenden Oberfläche des Substrats ausgebildet. Die dritte Isolierschicht 18 sollte vorzugsweise ausreichend dick sein, um die Hohlräume 17 zumindest bis zum Niveau der Oberseite der umgebenden Abschnitte der zweiten Isolierschicht zu füllen. Die dritte Isolierschicht kann aus Siliciumoxid (SiO2) bestehen und anhand eines CVD(Chemical Vapour Deposition)-Verfahrens, wie eines HDP (High Density Plasma)-Verfahrens oder eines ECR (Electron Cyclotron Resonance)-Verfahrens ausgebildet werden. Die zweite Isolierschicht 16 muss in Bezug auf die dritte Isolierschicht 18 hoch selektiv ätzbar sein.
  • Während der Ausbildung der dritten Isolierschicht können Abscheidung und Ätzung gleichzeitig durchgeführt werden.
  • Die metallische Zwischenverbindung 12a, die ein großes Muster aufweist, wird mit einem dicken Abschnitt 18a aus der dritten Isolierschicht beschichtet, der eine große Stufenhöhe vom Niveau der zweiten Isolierschicht aufweist. Die metallischen Zwischenverbindungen 12b und 12c werden mit dünneren Abschnitten 18b, 18c aus der dritten Isolierschicht über den entsprechenden Abschnitten der zweiten Isolierschicht beschichtet.
  • 1D bis 1F zeigen ein Ätzverfahren zum Planarisieren der Isolierschichten. Wie in 1D dargestellt, wird ein Ätzen, beispielsweise ein Nassätzen, der dritten Isolierschicht 18 durchgeführt, bis Endteile der zweiten Isolierschicht 16, die an den Grenzflächen über den erhabenen Regionen liegen, freigelegt sind.
  • Wie in 1E und 1F dargestellt, wird anschließend das Ätzen fortgesetzt, und die freiliegenden Teile der zweiten Isolierschicht 16 werden viel schneller geätzt als die dritte Isolierschicht 18 und als freiliegende Teile der ersten Isolierschicht 14. Die Materialien, die für die Isolierschichten verwendet werden, und die Bedingungen, die für das Ätzen angewendet werden, werden so gewählt, dass die zweite Isolierschicht 16 unter den verbliebenen Abschnitten der dritten Isolierschicht vollständig entfernt werden kann, ohne die dritte Isolierschicht in den Hohlräumen 17 so weit wegzuätzen, dass die Abschnitte der zweiten Schicht in den Hohlräumen 17 freigelegt werden. Die Ätzungsbedingungen, die für das Anfangsätzen der dritten Isolierschicht verwendet werden, und diejenigen, die zum Ätzen der zweiten Isolierschicht verwendet werden, wenn diese freigelegt ist, können die gleichen oder verschieden sein.
  • Auch wenn die dritte Isolierschicht 18, die über der metallischen Zwischenverbindung 12a ausgebildet wurde, dünn ist, wird die zweite Isolierschicht 16 viel schneller entfernt als die dritte Isolierschicht. Das liegt daran, dass die zweite Isolierschicht 16 so ausgewählt wird, dass sie eine im Vergleich mit den Ätzraten der ersten und dritten Isolierschichten 14 und 18 unter den gewählten Ätzungsbedingungen relativ hohe Ätzrate aufweist. Da die zweite Isolierschicht 16 im Vergleich zu den ersten und dritten Isolierschichten relativ dünn ist, kann sie außerdem viel schneller entfernt werden, wie aus 1E hervorgeht.
  • 1E zeigt den Aufbau der Struktur nach vollständiger Entfernung der zweiten und dritten Schichten oberhalb der erhabenen Regionen, die den metallischen Zwischenverbindungen 12b und 12c entsprechen. Die Abschnitte der zweiten Isolierschicht, die oberhalb der metallischen Zwischenverbindungen 12b und 12c ausgebildet sind, sind viel schmäler als derjenige, der oberhalb der metallischen Zwischenverbindung 12a ausgebildet ist. Darüber hinaus sind die Abschnitte der dritten Isolierschicht, die oberhalb der metallischen Zwischenverbindungen 12b und 12c ausgebildet sind, dünner als derjenige, der oberhalb der metallischen Zwischenverbindung 12a ausgebildet ist, wie in 1C dargestellt. Somit können die Abschnitte sowohl der zweiten als auch der dritten Isolierschicht, die oberhalb der metallischen Zwischenverbindungen 12b, 12c ausgebildet sind, durch die angewendete Ätzung alle vollständig entfernt werden. Die Teile der zweiten und dritten Isolierschichten, die oberhalb der metallischen Zwischenverbindung 12a ausgebildet sind, sind deutlich breiter bzw. dicker und werden durch die Ätzung nur teilweise entfernt.
  • Durch fortgesetztes Ätzen wird der Abschnitt der zweiten Isolierschicht, die oberhalb der metallischen Zwischenverbindung 12a ausgebildet wird, fortgesetzt entfernt, während Teile der ersten und dritten Isolierschichten nur langsam entfernt werden, falls überhaupt.
  • Wie in 1F dargestellt, wird zwar die dritte Isolierschicht 18, die oberhalb der metallischen Zwischenverbindung 12a ausgebildet ist, nicht vollständig entfernt, aber die zweite Isolierschicht 16 wird von unten her entfernt.
  • Die Entfernung der zweiten Isolierschicht 16 bewirkt eine Abhebung der darüber liegenden Abschnitte 18a der dritten Isolierschicht 18. Teile der dritten Isolierschicht innerhalb der Hohlräume 17 und freiliegende Teile der ersten Isolierschicht 14 werden nur langsam entfernt. Die Entfernung der dritten und ersten Isolierschichten wird vorzugsweise so weit wie möglich verringert. Wenn die oben liegenden Abschnitte der dritten Isolierschicht abgehoben werden, sind die Oberseiten der Abschnitte der dritten Isolierschicht, die innerhalb der Hohlräume 17 liegen, im Wesentlichen koplanar mit der Oberseite der umgebenden Abschnitte, falls die erste Isolierschicht 14, die über den erhabenen Regionen liegt.
  • Das Substrat erhält dadurch eine planarisierte Oberseite, die der ursprünglichen Oberseite der ersten Isolierschicht über den erhabenen Regionen weitgehend entspricht.
  • Ein Verfahren zur Planarisierung eines Halbleitersubstrats gemäß einer zweiten Ausführungsform der vorliegenden Erfindung wird mit Bezug auf 2A bis 2E beschrieben.
  • Wie in 2A dargestellt, schließt ein Halbleitersubstrat 100 einen Graben 120 ein, der in dessen Oberseite ausgebildet ist, um eine Vorrichtungs-Isolierungsregion (in diesem Fall eine Grabenisolierungsregion) zu bilden. Somit weist das Halbleitersubstrat 100 eine Oberseite mit ungleichmäßiger Topographie auf, die eine erhabene Region (z.B. die Halbleitersubstrat-Regionen 100a und 100c angrenzend an den Graben 120) und eine benachbarte eingetiefte Region 100b (z.B. den Graben 120) einschließt. Ein Isoliermaterial muss in den Graben eingebracht werden, und die Oberseite des gefüllten Grabens sollte nach der Fertigstellung so eben wie möglich sein, koplanar mit der umgebenden Oberseite des Substrats.
  • Nachdem der Graben 120 ausgebildet wurde, wird eine erste Isolierschicht 140 an beiden Seitenwänden und am Boden des Grabens 120, 100b und an der Oberseite der erhabenen Regionen 100a, 100c ausgebildet. Eine zweite Isolierschicht 160 wird auf der ersten Isolierschicht 140 ausgebildet. Wie in der ersten Ausführungsform kann die zweite Isolierschicht 160 aus SiOF, PSG, BN oder BPSG bestehen und weist eine hohe Ätzselektivität in Bezug auf die erste Isolierschicht 140 auf.
  • Wie in 2B dargestellt, wird ein Ätzverfahren, beispielsweise ein Sputter-Verfahren unter Verwendung von Argon (Ar)-Gas durchgeführt, bis Teile der zweiten Isolierschicht 160 an den Grenzflächen zwischen den erhabenen Regionen und den eingetieften Regionen entfernt wurden. Der Abschnitt der zweiten Isolierschicht innerhalb der eingetieften Region wird dadurch gegen Abschnitte der zweiten Isolierschicht, die über den erhabenen Regionen liegt, isoliert.
  • Unten liegende Abschnitte der ersten Isolierschicht 140 an den Grenzflächen werden vorzugsweise ebenfalls teilweise entfernt. Durch Entfernen eines Teils der unten liegenden Abschnitte der ersten Isolierschicht wird das Profil des resultierenden Hohlraums 170 an den oberen Kanten gerundet. Dadurch wird die spätere Befüllung des Hohlraums 170 erleichtert.
  • Wie in 2C dargestellt, wird eine dritte Isolierschicht 180, die beispielsweise aus Siliciumoxid besteht, über dem Substrat ausgebildet. Ein geeignetes Verfahren kann ein CVD-Verfahren sein, wie ein HDP CVD-Verfahren oder ein ECR CVD-Verfahren. Die dritte Isolierschicht 180 weist eine hohe Ätzselektivität in Bezug auf die zweite Isolierschicht 160 auf. Die dritte Isolierschicht 180 sollte vorzugsweise ausreichend dick sein, um den Graben 120 zumindest auf das Niveau der Oberseite der umgebenden Abschnitte der zweiten Isolierschicht zu füllen. Während der Ausbildung der dritten Isolierschicht 180 werden breite und dicke Abschnitte 180a, 180c auf den erhabenen Regionen 100a und 100c ausgebildet, die eine große Fläche aufweisen. Auf der eingetieften Region 100b wird im Graben 120 ein Teil 180b der dritten Isolierschicht ausgebildet, die an den oberen Kanten des Grabens 120, an den Grenzflächen zwischen einer eingetieften Region 100b und an angrenzenden erhabenen Regionen 100a, 100c dünn ist.
  • Während der Ausbildung der dritten Isolierschicht können Abscheidung und Ätzung gleichzeitig durchgeführt werden.
  • Wie in 2D und 2E dargestellt, wird ein Ätzschritt, beispielsweise ein Nassätzschritt, durchgeführt, um die Isolierschichten zu planarisieren.
  • Wie in 2D dargestellt, wird zuerst eine Ätzung der dritten Isolierschicht 180 durchgeführt, bis Endteile der Abschnitte der zweiten Isolierschicht 160, die über den erhabenen Regionen liegen, an einer Grenzfläche zwischen den erhabenen Regionen und den eingetieften Regionen freigelegt sind.
  • Unter Verwendung der gleichen oder anderer Ätzungsbedingungen werden die freiliegenden Teile der zweiten Isolierschicht 160 viel schneller geätzt als die freiliegenden Teile der ersten und dritten Isolierschichten 140, 180.
  • Auch wenn die dritte Isolierschicht 180, die über den erhabenen Regionen 100a, 100c ausgebildet ist, dünn ist, kann die zweite Isolierschicht 160 viel schneller entfernt werden als die dritte Isolierschicht. Das liegt daran, dass die zweite Isolierschicht 160 unter den ausgewählten Ätzbedingungen eine relativ hohe Ätzrate im Vergleich zu den ersten und zweiten Isolierschichten 140 und 180 aufweist. Die zweite Isolierschicht 160 wird auch schneller entfernt als die ersten und dritten Isolierschichten, weil sie relativ dünn ist.
  • Die Abschnitte 180a, 180c der dritten Isolierschicht, die über den erhabenen Regionen 100a und 100c ausgebildet wird, werden während des Ätzens nicht vollständig entfernt.
  • Durch fortgesetztes Ätzen werden die Abschnitte der zweiten Isolierschicht, die auf den erhabenen Regionen ausgebildet wurden, weiterhin entfernt, während freiliegende Teile der ersten und dritten Isolierschichten 140 und 180 nur langsam entfernt werden, falls überhaupt.
  • Wie in 2D dargestellt, wird zwar die dritte Isolierschicht 180a, 180c, die über den erhabenen Regionen 100a, 100c ausgebildet wurde, nicht vollständig entfernt, aber die zweite Isolierschicht 160 wird von unten entfernt.
  • Die Entfernung der zweiten Isolierschicht 160 bewirkt eine Abhebung der darüber liegenden Abschnitte 180a, 180c der dritten Isolierschicht 180. Die Entfernung der dritten und ersten Isolierschichten wird vorzugsweise so weit wie möglich verringert. Wenn die oben liegenden Abschnitte 180a, 180c der dritten Isolierschicht 180 abgehoben werden, ist die Oberseite des Abschnitts 180b der dritten Isolierschicht, die im Graben 120 liegt, im Wesentlichen koplanar mit der Oberseite der umgebenden Abschnitte der ersten Isolierschicht 140, die über den erhabenen Regionen liegt.
  • Wie in 2E dargestellt, erhält das Substrat dadurch eine planarisierte Oberseite, die im Wesentlichen der ursprünglichen Oberseite der ersten Isolierschicht 140 entspricht.
  • Gemäß einer Variante entweder der ersten oder der zweiten Ausführungsform der vorliegenden Erfindung können die oben beschriebenen ersten, zweiten und dritten Isolierschichten anhand eines HDP CVD-Verfahrens oder eines ECR CVD-Verfahrens durchgeführt werden, in welchem Fall die Anwendung eines Argon-Sputtering-Verfahrens überflüssig ist.
  • Obere Kanten des Musters oder des Grabens, d.h. jede Grenzfläche zwischen einer eingetieften Region und der benachbarten erhabenen Region, werden vorzugsweise während solcher CVD-Verfahren geätzt. Eine diskontinuierliche zweite Isolierschicht, die erhabene und eingetiefte Abschnitte der zweiten Isolierschicht umfasst, kann auf diese Weise gebildet werden. Die resultierende Struktur ähnelt den in den 1B, 2B dargestellten Strukturen.
  • Die zweite Isolierschicht besteht vorzugsweise aus Material mit einer relativ hohen Ätzselektivität für die Materialien der ersten und dritten Isolierschichten. Die zweite Isolierschicht kann aus einem Material wie SiOF, PSG, BN oder BPSG bestehen. Die dritte Isolierschicht kann aus HDP CVD-Oxid oder ECR CVD-Oxid bestehen.
  • Somit liefert die vorliegende Erfindung ein Verfahren zur Planarisierung eines Substrats mit planarisierter Oberseite durch Ätzung, ohne das Tellerbildungsphänomen oder eine Kontaminierung durch eine Aufschlämmung oder durch Teilchen.
  • Spezielle Beispiele für Ätzbedingungen, die als die Planarisierungsätzung in dem erfindungsgemäßen Verfahren verwendet werden können, wobei die oben beschrie benen Materialien für die Isolierschichten verwendet werden, sind wie folgt. Die Planarisierungsätzung muss die dritte Isolierschicht zum Teil von der Oberseite entfernen und dann den Abschnitt der zweiten Isolierschicht, der über der erhabenen Region liegt, entfernen, wodurch eine Abhebung der entsprechenden Abschnitte der dritten Isolierschicht bewirkt wird.
  • Ein Beispiel für ein geeignetes Ätzverfahren ist eine Nassätzung unter Verwendung einer Lösung aus HF (Fluorwasserstoffsäure), in welchem Fall die relativen Ätzraten der ersten, zweiten und dritten Isolierschichten ein Verhältnis von 1: 3 : 0,8 aufweisen.
  • Alternativ dazu kann ein Nassätzverfahren unter Verwendung von SC1(Ammoniak NH3 + Wasserstoffperoxid H2O2 + deionisiertes Wasser) als Ätzmittel verwendet werden, in welchem Fall die relativen Ätzraten der ersten, zweiten und dritten Isolierschichten ein Verhältnis von 1: 7: 12 aufweisen.
  • Obwohl sie mit Bezug auf Halbleitersubstrate erörtert wurde, kann die Erfindung genauso gut auf SOI(Silicium-auf-Isolator)-Substrate, nicht-leitende Substrate oder leitfähige Substrate angewendet werden.
  • Obwohl sie mit Bezug auf bestimmte Strukturen, wie sie herkömmlich in Halbleitervorrichtungen zu finden sind, beschrieben wurde, kann die Erfindung auch auf die Planarisierung beliebiger Kombinationen von benachbarten eingetieften und erhabenen Regionen angewendet werden. Beispielsweise kann jede von mehreren Schichten von metallischen Zwischenverbindungen in einer integrierten Halbleiterschaltung gemäß dem Verfahren der vorliegenden Erfindung planarisiert werden.
  • Obwohl sie mit Bezug auf bestimmte spezielle Materialien beschrieben wurden, können beliebige geeignete Materialien für die ersten, zweiten und dritten Isolierschichten verwendet werden, vorausgesetzt, die zweite Isolierschicht kann in Bezug auf die ersten und zweiten Isolierschichten bevorzugt geätzt werden.
  • Obwohl mit Bezug auf Nassätzen der ersten und zweiten Isolierschichten beschrieben, kann jedes geeignete Verfahren verwendet werden, um die zweite Isolierschicht zu entfernen, nachdem die dritte Isolierschicht teilweise entfernt wurde. Beispielsweise kann ein reaktives Ionenätzen (RIE) oder ein anderes Trockenätzverfahren verwendet werden.

Claims (15)

  1. Verfahren zur Planarisierung eines Substrats, das die folgenden Schritte umfasst: (a) Erzeugen eines Substrats (10; 100) mit einer Oberseite mit unregelmäßiger Topographie, einschließlich einer erhabenen Region (12; 100a) und einer benachbarten eingetieften Region (17; 100b); (b) Ausbilden einer ersten Isolierschicht (14; 140) auf der erhabenen Region und der eingetieften Region; (c) Ausbilden einer zweiten Isolierschicht (16; 160) auf der ersten Isolierschicht; (d) Entfernen von Abschnitten der zweiten Isolierschicht an einer Grenzfläche zwischen der erhabenen Region und der eingetieften Region, um einen Abschnitt der zweiten Isolierschicht innerhalb der eingetieften Region gegen einen Teil der zweiten Isolierschicht, die über der erhabenen Region liegt, zu isolieren; (e) Ausbilden einer dritten Isolierschicht (18; 180) auf der resultierenden Oberfläche; (f) teilweises Entfernen der dritten Isolierschicht von der Oberseite, bis ein Teil des Abschnitts der zweiten Isolierschicht, die über der erhabenen Region liegt, freigelegt ist; und (g) Entfernen des Abschnitts der zweiten Isolierschicht, der über der erhabenen Region liegt, wodurch eine Abhebung entsprechender Abschnitte (18a, 180a) der dritten Isolierschicht bewirkt wird.
  2. Verfahren nach Anspruch 1, wobei die Schritte (f) und (g) in einem einzigen Ätzschritt durchgeführt werden, der so ausgewählt wird, dass die zweite Isolierschicht mit einer höheren Rate geätzt wird als die dritte Isolierschicht oder die erste Isolierschicht.
  3. Verfahren nach Anspruch 2, wobei der Ätzschritt so gewählt wird, dass der Abschnitt der zweiten Isolierschicht, der über der erhabenen Region liegt, vollständig entfernt wird, bevor der Abschnitt der zweiten Isolierschicht innerhalb der eingetieften Region freigelegt wird.
  4. Verfahren nach einem der vorangehenden Ansprüche, wobei während dem oder im Anschluss an den Schritt (d) ein darunter liegender Abschnitt der ersten Isolierschicht teilweise entfernt wird.
  5. Verfahren nach Anspruch 4, wobei der Schritt (d) und der Schritt, in dem ein darunter liegender Abschnitt der ersten Isolierschicht teilweise entfernt wird, durch ein Sputter-Verfahren unter Verwendung von Argongas durchgeführt werden.
  6. Verfahren nach Anspruch 1, wobei die Schritte (c) und (d) gleichzeitig durchgeführt werden, wobei die zweite Isolierschicht abgeschieden und gleichzeitig geätzt wird, um die Abschnitte der zweiten Isolierschicht an der Grenzfläche schneller zu ätzen als andere Abschnitte der zweiten Isolierschicht, und um darunter liegende Abschnitte der ersten Isolierschicht an der Grenzfläche freizulegen.
  7. Verfahren nach Anspruch 6, wobei die zweite Isolierschicht in einem HDP CVD-Verfahren oder einem ECR CVD-Verfahren abgeschieden und gleichzeitig geätzt wird.
  8. Verfahren nach einem der vorangehenden Ansprüche, wobei die erhabene Region eine gemusterte Schicht (12) beinhaltet, die auf das Substrat aufgebracht ist, und die eingetiefte Region das Substrat zwischen Elementen der gemusterten Schicht beinhaltet.
  9. Verfahren nach Anspruch 8, wobei die gemusterte Schicht eine dielektrische Zwischenmetallschicht einschließt.
  10. Verfahren nach Anspruch 8, wobei die gemusterte Schicht eine Metallverbindungsschicht einschließt.
  11. Verfahren nach einem der vorangehenden Ansprüche, wobei die erhabene Region das Substrat (100a) beinhaltet und die die eingetiefte Region einen Graben (100b) in dem Substrat beinhaltet.
  12. Verfahren nach einem der vorangehenden Ansprüche, wobei die zweite Schicht aus einer Substanz aus der Gruppe zusammengesetzt ist, die aus SiOF, PSG, BN und BPSG besteht.
  13. Verfahren nach einem der vorangehenden Ansprüche, wobei die dritte Schicht aus einer Substanz aus der Gruppe zusammengesetzt ist, die aus HDP CVD-Oxid und ECR CVD-Oxid besteht.
  14. Verfahren nach einem der Ansprüche 1 oder 2, wobei der Schritt (f) und/oder der Schritt (g) durch Nassätzen unter Verwendung einer Lösung aus Fluorwasserstoff HF durchgeführt wird bzw. werden.
  15. Verfahren nach einem der Ansprüche 1 oder 2, wobei der Schritt (f) und/oder der Schritt (g) durch Nassätzen unter Verwendung von SC1 (NH3 + H2O2 + Wasser) durchgeführt wird bzw. werden.
DE69837059T 1997-05-17 1998-05-18 Planarisierung von einem Halbleitersubstrat Expired - Lifetime DE69837059T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019970019115A KR100240879B1 (ko) 1997-05-17 1997-05-17 반도체 장치의 평탄화 방법
KR9719115 1997-05-17

Publications (2)

Publication Number Publication Date
DE69837059D1 DE69837059D1 (de) 2007-03-29
DE69837059T2 true DE69837059T2 (de) 2008-02-07

Family

ID=19506154

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69837059T Expired - Lifetime DE69837059T2 (de) 1997-05-17 1998-05-18 Planarisierung von einem Halbleitersubstrat

Country Status (7)

Country Link
US (1) US6214735B1 (de)
EP (1) EP0878836B1 (de)
JP (1) JP3636887B2 (de)
KR (1) KR100240879B1 (de)
CN (1) CN1110071C (de)
DE (1) DE69837059T2 (de)
TW (1) TW388084B (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100295782B1 (ko) * 1999-07-03 2001-07-12 윤종용 얕은 트렌치 소자분리 방법
KR100547242B1 (ko) * 1999-12-22 2006-02-01 주식회사 하이닉스반도체 보이드를 방지한 반도체 소자의 금속층간절연막 형성방법
US6737333B2 (en) * 2001-07-03 2004-05-18 Texas Instruments Incorporated Semiconductor device isolation structure and method of forming
KR100741887B1 (ko) * 2001-12-28 2007-07-23 매그나칩 반도체 유한회사 반도체 소자의 평탄화 방법
KR100832106B1 (ko) * 2006-12-05 2008-05-27 삼성전자주식회사 반도체 소자의 제조방법
KR100835420B1 (ko) * 2006-12-27 2008-06-04 동부일렉트로닉스 주식회사 반도체장치의 제조방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4407851A (en) * 1981-04-13 1983-10-04 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing semiconductor device
JPS57204133A (en) * 1981-06-10 1982-12-14 Hitachi Ltd Manufacture of semiconductor integrated circuit
JPH0697660B2 (ja) * 1985-03-23 1994-11-30 日本電信電話株式会社 薄膜形成方法
US4642162A (en) * 1986-01-02 1987-02-10 Honeywell Inc. Planarization of dielectric layers in integrated circuits
FR2620861B1 (fr) * 1987-09-22 1990-01-19 Schiltz Andre Procede de realisation d'isolement lateral a structure plane
US4876217A (en) * 1988-03-24 1989-10-24 Motorola Inc. Method of forming semiconductor structure isolation regions
GB2216336A (en) * 1988-03-30 1989-10-04 Philips Nv Forming insulating layers on substrates
JP3128811B2 (ja) * 1990-08-07 2001-01-29 セイコーエプソン株式会社 半導体装置の製造方法
FR2680276B1 (fr) * 1991-08-05 1997-04-25 Matra Mhs Procede de controle du profil de gravure d'une couche d'un circuit integre.
US5286518A (en) * 1992-04-30 1994-02-15 Vlsi Technology, Inc. Integrated-circuit processing with progressive intermetal-dielectric deposition
US5541427A (en) * 1993-12-03 1996-07-30 International Business Machines Corporation SRAM cell with capacitor
US5955786A (en) * 1995-06-07 1999-09-21 Advanced Micro Devices, Inc. Semiconductor device using uniform nonconformal deposition for forming low dielectric constant insulation between certain conductive lines
US5641712A (en) * 1995-08-07 1997-06-24 Motorola, Inc. Method and structure for reducing capacitance between interconnect lines
US5872052A (en) * 1996-02-12 1999-02-16 Micron Technology, Inc. Planarization using plasma oxidized amorphous silicon
US5872401A (en) * 1996-02-29 1999-02-16 Intel Corporation Deposition of an inter layer dielectric formed on semiconductor wafer by sub atmospheric CVD
US5920792A (en) * 1998-03-19 1999-07-06 Winbond Electronics Corp High density plasma enhanced chemical vapor deposition process in combination with chemical mechanical polishing process for preparation and planarization of intemetal dielectric layers
US5946592A (en) * 1998-03-19 1999-08-31 Winbond Electronics, Corp. Combined in-situ high density plasma enhanced chemical vapor deposition (HDPCVD) and chemical mechanical polishing (CMP) process to form an intermetal dielectric layer with a stopper layer embedded therein
TW434804B (en) * 1998-04-18 2001-05-16 United Microelectronics Corp Chemical mechanical polishing method of shallow trench isolation

Also Published As

Publication number Publication date
CN1204866A (zh) 1999-01-13
TW388084B (en) 2000-04-21
JPH10326779A (ja) 1998-12-08
DE69837059D1 (de) 2007-03-29
CN1110071C (zh) 2003-05-28
EP0878836A3 (de) 1999-09-15
US6214735B1 (en) 2001-04-10
EP0878836B1 (de) 2007-02-14
KR19980083713A (ko) 1998-12-05
EP0878836A2 (de) 1998-11-18
JP3636887B2 (ja) 2005-04-06
KR100240879B1 (ko) 2000-01-15

Similar Documents

Publication Publication Date Title
DE10245179B4 (de) Leitungen auf mehreren Ebenen mit reduziertem Rasterabstand und Verfahren zur Herstellung
DE69933933T2 (de) Verfahren zur herstellung einer leiterbahnstruktur für eine integrierte schaltung
DE4301451C2 (de) Verfahren zur Bildung eines leitfähigen Stopfens in einer Isolierschicht
DE10230088B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE19935946B4 (de) Verfahren zum Ausbilden einer dielektrischen Schicht
DE4434230C2 (de) Chemisch-mechanisches Polierverfahren zum Planieren von Isolierschichten
DE10030308B4 (de) Verfahren zur Herstellung eines Kontaktstifts und eines Halbleiterbauelementes
DE10003014B4 (de) Verfahren zur Herstellung einer planaren und dicht struktuierten Silizium-auf-Isolator-Struktur
DE10056871B4 (de) Feldeffekttransistor mit verbessertem Gatekontakt und Verfahren zur Herstellung desselben
DE10260688B4 (de) Verfahren zum Erzeugen einer flachen Isolierungskerbe
DE10244570B4 (de) Liner-Schicht mit geringer Stufenüberdeckung zur Verbesserung des Kontaktwiderstands bei W-Kontakten
DE102019200054B4 (de) Verfahren zum Strukturieren von Metallisierungsleitungen mit variabler Breite
DE19626039C2 (de) Verfahren zum Herstellen einer Metalleitung
DE19826031A1 (de) Verfahren zum Ausbilden von Kontaktelementen eines Halbleiterbauteils
DE19920757B4 (de) Verfahren zum Bilden eines nicht-linearen Schaltelementes auf einer integrierten Schaltung und elektrische Zwischenverbindungsstruktur
DE102004001853B3 (de) Verfahren zum Herstellen von Kontaktierungsanschlüssen
DE69837059T2 (de) Planarisierung von einem Halbleitersubstrat
DE10046915A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
WO1999016125A1 (de) Verfahren zur ausbildung einer grabenstruktur in einem siliziumsubstrat
EP1709677A1 (de) Passivierung tiefer isolierender trenngraeben mit versenkten abdeckschichten
DE19920970C2 (de) Verfahren zum Ausbilden von Kontaktstrecken und gleichzeitigen Planarisieren einer Substratoberfläche in integrierten Schaltungen
DE19531773A1 (de) Halbleiter-Bearbeitungsverfahren zum Ausbilden einer elektrischen Verbindung zwischen einer äußeren Schicht und einer inneren Schicht, und integrierter Schaltkreis
DE102007020269A1 (de) Halbleiterstruktur mit einer elektrischen Verbindung und Verfahren zu ihrer Herstellung
DE102021110022A1 (de) Interconnect-struktur für halbleitervorrichtungen
DE102021114103A1 (de) Metallische hartmasken zum reduzieren der leitungskrümmung

Legal Events

Date Code Title Description
8364 No opposition during term of opposition