DE19531773A1 - Halbleiter-Bearbeitungsverfahren zum Ausbilden einer elektrischen Verbindung zwischen einer äußeren Schicht und einer inneren Schicht, und integrierter Schaltkreis - Google Patents
Halbleiter-Bearbeitungsverfahren zum Ausbilden einer elektrischen Verbindung zwischen einer äußeren Schicht und einer inneren Schicht, und integrierter SchaltkreisInfo
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 238000003672 processing method Methods 0.000 title claims description 14
- 239000000463 material Substances 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 239000004020 conductor Substances 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 230000000873 masking effect Effects 0.000 claims description 7
- 235000012239 silicon dioxide Nutrition 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 3
- 125000006850 spacer group Chemical group 0.000 claims description 2
- 235000012431 wafers Nutrition 0.000 description 16
- 239000012634 fragment Substances 0.000 description 13
- 238000002513 implantation Methods 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- 235000010678 Paulownia tomentosa Nutrition 0.000 description 1
- 240000002834 Paulownia tomentosa Species 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/97—Specified etch stop material
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
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Description
Die Erfindung bezieht sich allgemein auf Halbleiter-Bear
beitungsverfahren zum Ausbilden elektrischer Verbindungen
zwischen einer äußeren Schicht und einer inneren Schicht
und auf einen integrierten Schaltkreis.
Bei der Halbleiter-Bearbeitung besteht eine der Herausfor
derungen darin, eine genaue Ausrichtung aller verschiedenen
Photomasken sicherzustellen. Eine Fehlausrichtung der Maske
kann schlimmstenfalls zur Zerstörung des Wafers führen oder
bestenfalls gewisse integrierte Schaltkreise nutzlos ma
chen. Zur Berücksichtigung einer Fehlausrichtung der Maske
sind Sicherheiten in die Bearbeitung eingebaut.
Ein Gebiet der Halbleiterbearbeitung, bei dem Photomasken
verwendet werden, ist die Festlegung vergrabener oder ande
rer Kontakte bei der Herstellung elektrischer Verbindungen
zwischen einem inneren oder unteren Bereich auf einem Sub
strat und einem äußeren oder höheren Bereich. Eine bei
spielhafte Vorgehensweise und die mit ihr verbundenen Pro
bleme werden an Hand von Fig. 1 bis 5 beschrieben. Fig. 1
veranschaulicht ein Halbleiter-Waferfragment, das allgemein
mit der Bezugsziffer 10 bezeichnet wird. Es umfaßt einen
ausgedehnten Substratbereich 12, ein Feldoxid 14 und eine
Gate-Oxidschicht 16. Eine anfänglich kontinuierliche dünne
Schicht 18 aus Polysilizium wird auf dem Feldoxid 14 und
dem Gate-Oxid 16 aufgetragen. Daraufhin wird eine vergra
bene Kontaktöffnung 20 durch die Schichten 18 und 16 hin
durch hergestellt, um das Substrat 12, an dem eine elektri
sche Verbindung herzustellen ist, nach außen freizulegen.
Leider ist der nach außen freigelegte Abschnitt des Sub
strats 12 üblicherweise oxidiert, wodurch eine ungewünschte
dünne Isolierschicht aus Oxid (nicht gezeigt) auf dem frei
gelegten Substrat entsteht. Diese muß entfernt werden, was
üblicherweise mittels eines Ätz-HF-Bades erreicht wird. Das
HF-Bad wird üblicherweise dann verwendet, nachdem das ge
samte Maskierungsmaterial entfernt worden ist und unmittel
bar vor dem Auftragen jeder weiteren Schicht. Gäbe es nicht
die schützende Polysiliziumschicht 18, so würde die dünne
Gate-Oxidschicht 16 außerhalb des vergrabenen Kontaktes 20
auch in ungewünschter Weise während des Bades geätzt wer
den. Dies wäre nicht wünschenswert, da der Abbau und die
Entfernung von Gate-Oxid sich nicht praktisch steuern oder
vorhersagen läßt, weshalb die schützende Polysilizium
schicht 18 erforderlich ist.
Eine nachfolgende zweite und dickere Schicht 22 eines elek
trisch leitfähigen Materials, wie z. B. leitend dotiertes
Polysilizium, wird aufgetragen, um eine elektrische Verbin
dung über den vergrabenen Kontakt 20 mit dem Substrat 12
herzustellen. Man führt dann an dieser Schicht einen Mas
kierungsschritt durch, um aus den kombinierten Polysili
ziumschichten 22 und 18 ein Muster aus leitfähigen Leitun
gen oder anderen Schaltkreiskomponenten herzustellen, die
mit dem Substrat 12 bei der Kontaktöffnung 20 einstückig
verbunden sind.
Fig. 2 und 3 veranschlaulichen eine ungewollte Fehlausrich
tung einer der Masken zum Herstellen der vergrabenen Kon
taktöffnung 20 oder der aus den Schichten 22 und 18 erzeug
ten Leitung und Komponente. Der Bereich 20 stellt die Mas
kenöffnung des vergrabenen Kontaktes dar, während der Be
reich 24 die zur Herstellung einer Leitung oder Komponente
26 verwendete Maske veranschaulicht. Wie man sieht, ist die
zur Erzeugung der Komponente oder Leitung 26 verwendete Ät
zung in bezug auf den vergrabenen Kontakt 20 fehlausgerich
tet, so daß eine Überätzung 28 in das ausgedehnte Substrat
12 auftritt, wodurch der Wafer zerstört oder nutzlos ge
macht werden kann.
Um eine derartige unvermeidbare Fehlausrichtung zu berück
sichtigen oder zuzulassen, wird die Zielfläche bei welcher
der vergrabene Kontakt 20 und die Maskenfläche 24 auftre
ten, vergrößert, wie in Fig. 4 und 5 gezeigt. Ein größerer
Maskenflächenbereich 24a wird bereitgestellt, um ein Ge
bilde zu erzeugen, das üblicherweise als eine vergrößerte
Kappe 28 eines vergrabenen Kontaktes bezeichnet wird. Dies
berücksichtigt ein bestimmtes Ausmaß an unvermeidbarer re
lativer Fehlausrichtung, um ein 100%iges Überlappen des
vergrabenen Kontaktes 20 in bezug auf die gewünschte
Schaltkreiskomponente 26 zu sichern, so daß ein Überätzen
in das Substrat hinein verhindert wird.
Dies führt jedoch ungewünscht zu zusätzlichen erneuten Pro
blemen. Es wird mehr Waferfläche verbraucht, wodurch die
gewünschte Schaltkreisdichte abnimmt. Weiterhin führt dies
üblicherweise zu einem zusätzlichen Implantierungsschritt,
um die gewünschte Schaltkreisverbindung innerhalb des Sub
strats 12 sicherzustellen. Fig. 5 veranschaulicht ge
wünschte, vorab bereitgestellte Diffusionsbereiche 30 und
32 innerhalb des ausgedehnten Substrats 12. Eine gewünschte
Implantierung 34 wurde durch die Kontaktöffnung 20 vor dem
Auftragen der Polysiliziumschicht 22 durchgeführt. Man
wünscht eine kontinuierliche elektrische Verbindung zwi
schen den Bereichen 32, 34 und 30. Um hierfür zu sorgen,
muß ein gesonderter Implantierungsschritt für den vergrabe
nen Kontakt durchgeführt werden, um die Verbindungsimplan
tierungen 36 und 38 zu erzeugen. Dies führt zu einer zu
sätzlichen Komplexität und zu zusätzlichen Schritten, bei
denen die brüchigen Wafer zerstört werden könnten.
Es wäre wünschenswert, diese und gegebenenfalls auch andere
Probleme im Zusammenhang mit dem Stand der Technik bei der
Entwicklung eines Halbleiter-Bearbeitungsverfahrens zur
Ausbildung einer elektrischen Verbindung zwischen einer
äußeren Schicht und einer inneren Schicht zu überwinden.
Bevorzugte Ausführungsbeispiele der Erfindung sind weiter
unten an Hand der folgenden begleitenden Zeichnung be
schrieben.
Fig. 1 ist eine schematische Schnittansicht eines Wafer
fragments nach dem Stand der Technik und wurde in dem Ab
schnitt "Hintergrund" bereits diskutiert.
Fig. 2 ist eine Ansicht des Waferfragments von Fig. 1 nach
dem Stand der Technik bei einem Bearbeitungsschritt, der
dem in Fig. 1 gezeigten folgt.
Fig. 3 ist eine Draufsicht des Waferfragments von Fig. 2.
Fig. 4 ist eine Draufsicht eines alternativen Waferfrag
ments eines Ausführungsbeispiels nach dem Stand der Tech
nik.
Fig. 5 ist eine schematische Schnittansicht des Waferfrag
ments von Fig. 4 nach dem Stand der Technik.
Fig. 6 ist eine schematische Schnittansicht eines Halblei
ter-Waferfragments bei einem Bearbeitungsschritt in Über
einstimmung mit der Erfindung.
Fig. 7 ist eine Ansicht des Waferfragments von Fig. 6 bei
einem Bearbeitungsschritt, der auf den in Fig. 6 gezeigten
folgt.
Fig. 8 ist eine Ansicht des Waferfragments von Fig. 6 bei
einem Bearbeitungsschritt, der dem in Fig. 7 gezeigten
folgt.
Fig. 9 ist eine Ansicht des Waferfragments von Fig. 6 bei
einem Bearbeitungsschritt, der dem in Fig. 8 gezeigten
folgt.
Fig. 10 ist eine Draufsicht von Fig. 9.
Fig. 11 ist eine Ansicht des Waferfragments von Fig. 6 bei
einem Bearbeitungsschritt, der dem in Fig. 9 gezeigten
folgt.
Fig. 12 ist eine Draufsicht von Fig. 11.
Fig. 13 ist eine Ansicht des Waferfragments von Fig. 6 bei
einem Bearbeitungsschritt, der dem in Fig. 11 gezeigten
folgt.
Gemäß einem Gesichtspunkt der Erfindung umfaßt ein Halblei
ter-Bearbeitungsverfahren zum Ausbilden einer elektrischen
Verbindung zwischen einem Basisbereich und einer äußeren
Schicht die folgenden Schritte:
Aufbringen eines Substrats mit einem Basisbereich, zu dem eine elektrische Verbindung herzustellen ist;
Aufbringen einer ersten Schicht eines elektrisch leitfähi gen ersten Materials über dem Substrat bis zu einer ersten Dicke;
Aufbringen einer Ätzstoppschicht über der ersten Schicht, wobei die Ätzstoppschicht ein Material aufweist, zu dem das erste Material selektiv geätzt werden kann;
Ätzen einer Kontaktöffnung durch die Ätzstoppschicht und die erste Schicht zu dem Basisbereich hindurch, wobei die Kontaktöffnung eine Kontaktöffnung-Oberkante der ersten Schicht festlegt;
Aufbringen einer zweiten Schicht des ersten Materials außerhalb der Ätzstoppschicht und innerhalb der Kontaktöff nung bis zu einer zweiten Dicke, wobei die zweite Dicke größer als die erste Dicke ist und sich die zweite Schicht nach außen hin über die Kontaktöffnung-Oberkante der ersten Schicht erstreckt;
Entfernen von erstem Material der zweiten Schicht und Fest legen eines Pfropfens einer zweiten Schicht innerhalb der Kontaktöffnung, wobei der Pfropfen der zweiten Schicht eine am weitesten außen gelegene Oberfläche hat, die sich nach außen über die Kontaktöffnung-Oberkante der ersten Schicht erstreckt und dadurch dafür sorgt, daß der Pfropfen der zweiten Schicht eine größere Dicke als die erste Schicht hat;
äußeres Maskieren der ersten Schicht und des Pfropfens der zweiten Schicht, um ein Maskenmuster festzulegen zur Fest legung einer elektrisch leitfähigen Schaltkreiskomponente von der ersten Schicht, welche mit dem Basisbereich über den Pfropfen der zweiten Schicht verbunden ist; und
Ätzen der unmaskierten Bereiche der ersten Schicht und des Pfropfens der zweiten Schicht, um eine elektrisch leitfä hige Schaltkreiskomponente festzulegen, die mit dem Basis bereich durch den Pfropfen der zweiten Schicht verbunden ist, wobei die größere Dicke des Pfropfens der zweiten Schicht, verglichen mit der Dicke der ersten Schicht, ein Ätzen in den Basisbereich hinein während des Ätzvorganges verhindert.
Aufbringen eines Substrats mit einem Basisbereich, zu dem eine elektrische Verbindung herzustellen ist;
Aufbringen einer ersten Schicht eines elektrisch leitfähi gen ersten Materials über dem Substrat bis zu einer ersten Dicke;
Aufbringen einer Ätzstoppschicht über der ersten Schicht, wobei die Ätzstoppschicht ein Material aufweist, zu dem das erste Material selektiv geätzt werden kann;
Ätzen einer Kontaktöffnung durch die Ätzstoppschicht und die erste Schicht zu dem Basisbereich hindurch, wobei die Kontaktöffnung eine Kontaktöffnung-Oberkante der ersten Schicht festlegt;
Aufbringen einer zweiten Schicht des ersten Materials außerhalb der Ätzstoppschicht und innerhalb der Kontaktöff nung bis zu einer zweiten Dicke, wobei die zweite Dicke größer als die erste Dicke ist und sich die zweite Schicht nach außen hin über die Kontaktöffnung-Oberkante der ersten Schicht erstreckt;
Entfernen von erstem Material der zweiten Schicht und Fest legen eines Pfropfens einer zweiten Schicht innerhalb der Kontaktöffnung, wobei der Pfropfen der zweiten Schicht eine am weitesten außen gelegene Oberfläche hat, die sich nach außen über die Kontaktöffnung-Oberkante der ersten Schicht erstreckt und dadurch dafür sorgt, daß der Pfropfen der zweiten Schicht eine größere Dicke als die erste Schicht hat;
äußeres Maskieren der ersten Schicht und des Pfropfens der zweiten Schicht, um ein Maskenmuster festzulegen zur Fest legung einer elektrisch leitfähigen Schaltkreiskomponente von der ersten Schicht, welche mit dem Basisbereich über den Pfropfen der zweiten Schicht verbunden ist; und
Ätzen der unmaskierten Bereiche der ersten Schicht und des Pfropfens der zweiten Schicht, um eine elektrisch leitfä hige Schaltkreiskomponente festzulegen, die mit dem Basis bereich durch den Pfropfen der zweiten Schicht verbunden ist, wobei die größere Dicke des Pfropfens der zweiten Schicht, verglichen mit der Dicke der ersten Schicht, ein Ätzen in den Basisbereich hinein während des Ätzvorganges verhindert.
Gemäß einem weiteren Gesichtspunkt der Erfindung betrifft
diese einen integrierten Schaltkreis, umfassend:
einen Basisbereich, zu dem eine elektrische Verbindung her gestellt wird;
eine elektrisch leitfähige Verbindungssäule, die sich nach außen hin und von dem Basisbereich erstreckt, wobei die Säule eine äußerste Oberfläche hat; und
eine elektrisch leitfähige Leitung, die sich von der Säule erstreckt, wobei die Leitung eine verbindende äußerste Oberfläche hat, bei der sie mit der Säule verbunden ist, wobei die äußerste Oberfläche der Säule außerhalb der mit der Leitung verbundenen äußersten Oberfläche liegt.
einen Basisbereich, zu dem eine elektrische Verbindung her gestellt wird;
eine elektrisch leitfähige Verbindungssäule, die sich nach außen hin und von dem Basisbereich erstreckt, wobei die Säule eine äußerste Oberfläche hat; und
eine elektrisch leitfähige Leitung, die sich von der Säule erstreckt, wobei die Leitung eine verbindende äußerste Oberfläche hat, bei der sie mit der Säule verbunden ist, wobei die äußerste Oberfläche der Säule außerhalb der mit der Leitung verbundenen äußersten Oberfläche liegt.
In Fig. 6 bis 13 ist ein erfindungsgemäßes Halbleiter-Wa
ferfragment allgemein mit der Bezugsziffer 40 bezeichnet.
Es besteht aus einem ausgedehnten Substrat 42 mit einem
Feldoxid 44 und einem dazugehörenden Gate-Oxid 46. Das aus
gedehnte Substrat 42 besteht üblicherweise und vorzugsweise
aus monokristallinem Silizium. Eine erste Schicht 48 aus
einem elektrisch leitfähigen ersten Material ist über dem
Feldoxid 44 und dem Gate-Oxid 46 und somit über dem Sub
strat mit einer ersten Dicke ausgebildet. Eine bevorzugte
Dicke ist z. B. 1.000 Angström bis 4.000 Angström, wobei un
gefähr 2.000 Angström am meisten bevorzugt werden. Ein bei
spielhaftes und bevorzugtes Material für die Schicht 48 ist
leitfähig dotiertes Polysilizium. Weitere beispielhafte
elektrisch leitfähige Materialien wären z. B. Silizide, wie
z. B. WSix und TiSix. Eine Ätzstoppschicht 50 ist über der
ersten Schicht 48 bereitgestellt. Die Ätzstoppschicht 50
besteht aus einem Material, zu dem das erste Material se
lektiv geätzt werden kann. Ein beispielhaftes und bevorzug
tes Material ist Siliziumdioxid, das durch Zerlegung von
Tetraethylorthosilikat (TEOS) aufgetragen wird. Alternative
Beispiele sind Phosphosilikatglas (PSG), aufgeschleudertes
Glas (SOG) und Si₃N₄.
Vorzugsweise ist das Material der Ätzstoppschicht 50 sei
nerseits relativ zu dem ersten Material selektiv ätzbar.
Das Siliziumdioxid des bevorzugten Ausführungsbeispiels und
leitend dotiertes Polysilizium sind Beispiele zweier sol
cher Materialien, die mittels dem Fachmann bekannter Ver
fahren unabhängig und selektiv zueinander geätzt werden
können. Eine beispielhafte und bevorzugte Dicke für die
Schicht 50 liegt zwischen 3.000 Angström und 4.000
Angström.
In Fig. 7 wird das Waferfragment 40 mit einer Photomaske
versehen und geätzt, um eine Kontaktöffnung 52 durch die
Ätzstoppschicht 50 und die erste Schicht 48 hindurch sowie
nach unten hin durch die Gate-Oxidschicht 46 hindurch zu
ätzen, um das Substrat 42 nach außen hin freizulegen. Dar
aufhin wird eine Dotierung mit einer die Leitfähigkeit er
höhenden Verunreinigung durch die Kontaktöffnung 52 hin
durch durchgeführt, um einen leitfähig dotierten Bereich 54
zu erzeugen. Er umfaßt einen Basisbereich, zu dem eine
elektrische Verbindung hergestellt werden soll. Für die
weitere Beschreibung soll durch die Kontaktöffnung 52 eine
Kontaktöffnung-Oberkante 56 der ersten Schicht 48 definiert
sein.
Eine zweite Schicht 58 des ersten Materials wird außerhalb
der Ätzstoppschicht 50 und innerhalb der Kontaktöffnung 52
bis zu einer zweiten Dicke aufgetragen. Die zweite Dicke
ist größer als die erste Dicke, so daß eine zweite Schicht
58 gebildet wird, die sich nach außen hin zu einem lokalen
Ort geringster Erhebung "A" erstreckt, der nach außen jen
seits der Kontaktöffnung-Oberkante 56 der ersten Schicht
liegt. Eine beispielhafte bevorzugte Dicke der Schicht 58
ist um mindestens 30% größer als der Radius der Kontaktöff
nung 52.
In Fig. 8 ist das erste Material der zweiten Schicht 58
entfernt, und ein Pfropfen 60 der zweiten Schicht aus dem
ersten Material wird innerhalb der Kontaktöffnung 52 fest
gelegt. Eine beispielhafte und bevorzugte Technik ist eine
zeitlich abgestimmte Trockenätzung mit reaktivem Chlorgas.
Die Entfernung wird durchgeführt, um eine äußerste Pfrop
fenoberfläche 62 festzulegen, die sich über die Kontaktöff
nung-Oberkante 56 der ersten Schicht hinaus erstreckt oder
sich dort befindet. Dies sorgt dabei dafür, daß der Pfrop
fen 60 der zweiten Schicht eine größere Dicke als die erste
Schicht 48 hat. Alternativ kann der Pfropfen 60 als eine
elektrisch leitfähige Verbindungssäule betrachtet werden,
die sich nach außen hin und von dem Basisbereich 54 aus er
streckt und eine äußerste Oberfläche 62 hat. Vorzugsweise
wird die Ätzung so durchgeführt, daß das gesamte Material
der Schicht 58 oberhalb der Ätzstoppschicht 50 entfernt
wird, so daß der Pfropfen 60 zu diesem Zeitpunkt in dem
Verfahren vollständig innerhalb der Kontaktöffnung 52 auf
genommen ist.
In Fig. 9 und 10 wird die Maskierung außerhalb der ersten
Schicht 48 und des Pfropfens 60 der zweiten Schicht durch
geführt, um ein Maskenmuster 64 festzulegen, das zur Fest
legung einer elektrisch leitfähigen Schaltkreiskomponente,
wie z. B. einer leitfähigen Leitung 66, von der ersten
Schicht 48, die mit dem Basisbereich 54 verbunden ist, über
den Pfropfen 60 der zweiten Schicht verwendet wird. Der
Maskenbereich 64 ist mit Absicht in bezug auf den vergrabe
nen Kontakt 52 fehlausgerichtet gezeigt, um die Leichtig
keit zu veranschaulichen, mit der die Erfindung eine derar
tige Fehlausrichtung berücksichtigt. Vor einer derartigen
Maskierung würde man vorzugsweise die gesamte Ätzstopp
schicht 50 von dem Substrat abziehen, und zwar selektiv re
lativ zu dem ersten Material des Pfropfens 60 und der
Schicht 48.
Unmaskierte Abschnitte der Ätzstoppschicht (falls solche
verbleiben), die erste Schicht 48 und der Pfropfen 60 der
zweiten Schicht (wegen der Fahlausrichtung) werden dann ge
ätzt. Dies legt eine elektrische leitfähige Schaltkreiskom
ponente, wie z. B. eine leitfähige Leitung 66 fest, welche
mit dem Basisbereich 54 durch den Pfropfen 60 der zweiten
Schicht verbunden ist. Man beachte, daß die größere Dicke
des Pfropfens 60 der zweiten Schicht im Vergleich zu der
Dicke der ersten Schicht 48 ein Ätzen in das Substrat oder
den Basisbereich während des Ätzens wirkungsvoll ein
schränkt. Dies läßt jegliche inhärente Fehlausrichtung zu
oder führt zu einer wirkungsvollen Selbstausrichtung der
Maske des vergrabenen Kontaktes relativ zu der Komponenten
maske 64, wodurch die Vermeidung einer Kappe des vergrabe
nen Kontaktes (Fig. 10) ermöglicht wird. Die leitfähige
Leitung 66 erstreckt sich von der Säule 60 nach außen und
hat eine verbindende äußerste Oberfläche 70, bei der sie
mit der Säule 60 verbunden ist. Die äußerste Oberfläche 62
der Säule befindet sich außerhalb jenseits der verbindenden
äußersten Oberfläche 70.
In Fig. 11 und 12 wird eine geeignete Schicht aus einem
Oxid bereitgestellt und einer isotropischen Abstandshalter-
Ätzung ausgesetzt, um die dargestellten Abstandshalter 72,
74 und 76 zu erzeugen. Alternativ können der Pfropfen 60
und die Leitung 66 mit einer Kappe versehen werden aus
einem höheren leitfähigen bzw. einem stärker leitfähigen
Silizidmaterial, wie z. B. WSix.
In Fig. 13 ist eine isolierende Schicht 78 (wie z. B. SiO₂)
aufgebracht, um die äußerste Oberfläche 62 der Säule/des
Pfropfens 60 abzudecken.
Selbstverständlich ist die Erfindung nicht auf die gezeig
ten und beschriebenen speziellen Merkmale beschränkt, da
die hier offenbarten Mittel spezielle Formen der Durchfüh
rung der Erfindung umfassen. Der Schutzumfang der Erfindung
ergibt sich aus den beigefügten Ansprüchen.
Claims (15)
1. Halbleiter-Bearbeitungsverfahren zum Ausbilden einer
elektrischen Verbindung zwischen einem Basisbereich und
einer äußeren Schicht, welches die folgenden Schritte auf
weist:
Aufbringen eines Substrats mit einem Basisbereich, zu dem eine elektrische Verbindung herzustellen ist;
Aufbringen einer ersten Schicht aus elektrisch leitfähigem Material über dem Substrat bis zu einer ersten Dicke;
Aufbringen einer Ätzstoppschicht über der ersten Schicht, wobei die Ätzstoppschicht ein Material aufweist, zu dem die erste Schicht aus elektrisch leitfähigem Material selektiv geätzt werden kann;
Ätzen einer Kontaktöffnung durch die Ätzstoppschicht und die erste Schicht zu dem Basisbereich hindurch, wobei die Kontaktöffnung eine Kontaktöffnung-Oberkante (56) festlegt;
Entfernen von Material der zweiten Schicht und Festlegen eines Pfropfens der zweiten Schicht innerhalb der Kontakt öffnung, wobei der Pfropfen der zweiten Schicht eine äußer ste Oberfläche hat, die sich nach außen über die Kontakt öffnung-Oberkante der ersten Schicht erstreckt und dabei ermöglicht, daß der Pfropfen der zweiten Schicht eine größere Dicke als die erste Schicht hat;
äußeres Maskieren der ersten Schicht und des Pfropfens der zweiten Schicht, um ein Maskenmuster festzulegen zur Fest legung einer elektrisch leitfähigen Schaltkreiskomponente von der ersten Schicht, welche mit dem Basisbereich verbun den ist, durch den Pfropfen der zweiten Schicht hindurch; und
Ätzen der unmaskierten Bereiche der ersten Schicht und des Pfropfens der zweiten Schicht, um eine elektrisch leit fähige Schaltkreiskomponente festzulegen, welche mit dem Basisbereich über den Pfropfen der zweiten Schicht verbun den ist, wobei die größere Dicke der zweiten Schicht, ver glichen mit der Dicke der ersten Schicht, ein Ätzen in den Basisbereich hinein während des Ätzvorgangs verhindert.
Aufbringen eines Substrats mit einem Basisbereich, zu dem eine elektrische Verbindung herzustellen ist;
Aufbringen einer ersten Schicht aus elektrisch leitfähigem Material über dem Substrat bis zu einer ersten Dicke;
Aufbringen einer Ätzstoppschicht über der ersten Schicht, wobei die Ätzstoppschicht ein Material aufweist, zu dem die erste Schicht aus elektrisch leitfähigem Material selektiv geätzt werden kann;
Ätzen einer Kontaktöffnung durch die Ätzstoppschicht und die erste Schicht zu dem Basisbereich hindurch, wobei die Kontaktöffnung eine Kontaktöffnung-Oberkante (56) festlegt;
Entfernen von Material der zweiten Schicht und Festlegen eines Pfropfens der zweiten Schicht innerhalb der Kontakt öffnung, wobei der Pfropfen der zweiten Schicht eine äußer ste Oberfläche hat, die sich nach außen über die Kontakt öffnung-Oberkante der ersten Schicht erstreckt und dabei ermöglicht, daß der Pfropfen der zweiten Schicht eine größere Dicke als die erste Schicht hat;
äußeres Maskieren der ersten Schicht und des Pfropfens der zweiten Schicht, um ein Maskenmuster festzulegen zur Fest legung einer elektrisch leitfähigen Schaltkreiskomponente von der ersten Schicht, welche mit dem Basisbereich verbun den ist, durch den Pfropfen der zweiten Schicht hindurch; und
Ätzen der unmaskierten Bereiche der ersten Schicht und des Pfropfens der zweiten Schicht, um eine elektrisch leit fähige Schaltkreiskomponente festzulegen, welche mit dem Basisbereich über den Pfropfen der zweiten Schicht verbun den ist, wobei die größere Dicke der zweiten Schicht, ver glichen mit der Dicke der ersten Schicht, ein Ätzen in den Basisbereich hinein während des Ätzvorgangs verhindert.
2. Halbleiter-Bearbeitungsverfahren nach Anspruch 1, bei
dem die Ätzstoppschicht aus einem Material besteht, welches
relativ zu dem elektrisch leitfähigen Material selektiv
ätzbar ist, wobei bei dem Ätzschritt das gesamte Ätzstopp
schichtmaterial von dem Substrat relativ zu dem elektrisch
leitfähigen Material vor dem Maskierungsschritt selektiv
geätzt wird.
3. Halbleiter-Bearbeitungsverfahren nach Anspruch 1, bei
dem das elektrisch leitfähige Material leitfähig dotiertes
Polysilizium aufweist.
4. Halbleiter-Bearbeitungsverfahren nach Anspruch 1, bei
dem die Ätzstoppschicht elektrisch isolierend ist.
5. Halbleiter-Bearbeitungsverfahren nach Anspruch 1, bei
dem die Ätzstoppschicht elektrisch leitfähig ist.
6. Halbleiter-Bearbeitungsverfahren nach Anspruch 1, bei
dem die Ätzstoppschicht aus Siliziumdioxid besteht.
7. Halbleiter-Bearbeitungsverfahren nach Anspruch 1, bei
dem der Pfropfen vollständig innerhalb der Kontaktöffnung
enthalten ist.
8. Halbleiter-Bearbeitungsverfahren nach Anspruch 1, bei
dem der Pfropfen vollständig innerhalb der Kontaktöffnung
enthalten ist, wobei das elektrisch leitfähige Material
leitfähig dotiertes Polysilizium ist und das Ätzstopp
schicht-Material Siliziumdioxid ist.
9. Halbleiter-Bearbeitungsverfahren nach Anspruch 1, bei
dem der Basisbereich einen leitfähig dotierten Bereich aus
monokristallinem Silizium aufweist.
10. Halbleiter-Bearbeitungsverfahren nach Anspruch 1, bei
dem der Basisbereich einen leitfähig dotierten Bereich aus
monokristallinem Silizium aufweist, wobei das elektrisch
leitfähige Material leitfähig dotiertes Polysilizium ist
und das Ätzstoppschicht-Material Siliziumdioxid ist.
11. Integrierter Schaltkreis, welcher aufweist:
einen Basisbereich (42), zu dem eine elektrische Verbindung herzustellen ist;
eine elektrisch leitfähige Verbindungssäule (60), die sich von einem Ort außerhalb des Basisbereichs (42) erstreckt, und eine äußerste Oberfläche (62) hat; und
eine elektrisch leitfähige Leitung (66), die sich von der Säule (60) erstreckt, wobei die Leitung (66) eine verbin dende äußerste Oberfläche (70) hat, bei der sie mit der Säule (60) verbunden ist, wobei die äußerste Oberfläche (70) der Säule (60) nach außen über die verbindende äußer ste Oberfläche (70) der Leitung (66) hinausragt.
einen Basisbereich (42), zu dem eine elektrische Verbindung herzustellen ist;
eine elektrisch leitfähige Verbindungssäule (60), die sich von einem Ort außerhalb des Basisbereichs (42) erstreckt, und eine äußerste Oberfläche (62) hat; und
eine elektrisch leitfähige Leitung (66), die sich von der Säule (60) erstreckt, wobei die Leitung (66) eine verbin dende äußerste Oberfläche (70) hat, bei der sie mit der Säule (60) verbunden ist, wobei die äußerste Oberfläche (70) der Säule (60) nach außen über die verbindende äußer ste Oberfläche (70) der Leitung (66) hinausragt.
12. Integrierter Schaltkreis nach Anspruch 11, bei dem die
Verbindungssäule (60) und die leitfähige Leitung (66) aus
demselben elektrisch leitfähigen Material bestehen.
13. Integrierter Schaltkreis nach Anspruch 11, bei dem die
äußerste Oberfläche (70) der Säule (60) mit einem elek
trisch leitfähigen Material (78) überzogen ist.
14. Integrierter Schaltkreis nach Anspruch 11, bei dem die
äußerste Oberfläche (70) der Säule (60) eine erste Fläche
hat und die Säule (60) mit dem Basisbereich (42) über einer
zweiten Fläche verbunden ist, wobei die erste Fläche klei
ner als die zweite Fläche ist.
15. Integrierter Schaltkreis nach Anspruch 11, welcher
weiterhin isolierende Seitenwand-Abstandshalter (72, 74,
76) aufweist, die über Seitenwänden der Säule (60) und der
Leitung (66) aufgenommen sind.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/298,209 US5506172A (en) | 1994-08-29 | 1994-08-29 | Semiconductor processing method of forming an electrical interconnection between an outer layer and an inner layer |
Publications (1)
Publication Number | Publication Date |
---|---|
DE19531773A1 true DE19531773A1 (de) | 1996-03-07 |
Family
ID=23149505
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19531773A Withdrawn DE19531773A1 (de) | 1994-08-29 | 1995-08-29 | Halbleiter-Bearbeitungsverfahren zum Ausbilden einer elektrischen Verbindung zwischen einer äußeren Schicht und einer inneren Schicht, und integrierter Schaltkreis |
Country Status (5)
Country | Link |
---|---|
US (3) | US5506172A (de) |
JP (1) | JP2959668B2 (de) |
KR (1) | KR100214347B1 (de) |
DE (1) | DE19531773A1 (de) |
TW (1) | TW289150B (de) |
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