KR100214347B1 - 반도체 프로세싱 방법 및 집적회로 - Google Patents

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Abstract

반도체 프로세싱 방법은 : a) 전기 접속이 이루어지는 베이스 영역을 갖는 기판을 제공하는 단계; b) 전기적으로 전도인 제1물질의 제1층을 제공하는 단계; c) 상기 제1층에 에칭 정지층을 제공하는 단계; d) 상기 에칭 정지층과 제1층을 통하여 상기 베이스 영역으로 접촉 오프닝을 에칭하는 단계; e) 상기 에칭 정지층의 외측으로 또한 접촉 오프닝 내에 상기 제1물질의 제2층을 제공하며 상기 제2층은 제1층의 두께보다 두꺼우며 상기 제1층의 접촉 오프닝 상부 엣지를 넘어 외측으로 확장하는 상기 제2층을 제공하는 단계; f) 상기 제2층의 제1물질을 제거하고 제2층 플러그를 접촉 오프닝 내에 한정하며 상기 제2층 플러그는 접촉 오프닝 상부 엣지를 넘어 외측으로 확장하며 이에 의해 제1층보다 두꺼운 제2층 플러그를 제공하는 단계; g) 상기 제2층 플러그를 통하여 상기 베이스 영역과 접촉하는 제1층으로부터 회로 성분을 한정하는 마스크 패턴을 한정하도록 상기 제1층과 상기 제2층의 외측으로 마스킹 하는 단계; h) 상기 제2층 플러그를 통하여 상기 베이스 영역과 접속하는 회로 성분을 한정하도록 상기 제1층과 상기 제2층의 마스크 되지 않은 영역을 에칭하며, 상기 제1층의 두께에 비해 더 두꺼운 제2층의 두께는 에칭 동안 베이스 영역에 에칭을 제한하는 에칭 제한 단계를 포함한다. 집적회로에 대해서도 기술되어 있다.

Description

반도체 프로세싱 방법, 및 집적 회로
제1도는 배경부분에서 설명하는 종래 웨이퍼 단편의 단면도.
제2도는 제1도에 도시된 바에 연속하는 프로세싱 단계에서 종래 제1도 웨이퍼 단편 도시도.
제3도는 제2도 웨이퍼 단편의 평면도.
제4도는 종래 웨이펴 단편의 대안적인 실시예에 대한 평면도.
제5도는 제4도의 종래 웨이퍼 단편의 단면도.
제6도는 본 발명에 따른 한 프로세싱 단계에서 반도체 웨이퍼 단편의 단면도.
제7도는 제6도에 도시된 바에 연속하는 프로세싱 단계에서 제6도 웨이퍼 단편의 도시도.
제8도는 제7도에 도시된 바에 연속하는 프로세싱 단계에서 제6도 웨이퍼 단편의 도시도.
제9도는 제8도에 도시된 바에 연속하는 프로세싱 단계에서 제6도 웨이퍼 단편의 도시도.
제10도는 제9도의 평면도.
제11도는 제9도에 도시된 바에 연속하는 프로세싱 단계에서 제6도 웨이퍼 단편의 도시도.
제12도는 제11도의 평면도.
제13도는 제11도에 도시된 바에 연속하는 프로세싱 단계에서 제6도 웨이퍼 단편의 도시도.
* 도면의 주요부분에 대한 부호의 설명
40 : 반도체 웨이퍼 단편 44 : 필드 산화물
46 : 게이트 산화층 48 : 제1층
50 : 에칭 정지층 52 : 접촉 오프닝
58 : 제2층 62 : 외측 플러그 표면
본 발명은 일반적으로 외부층과 내부층 사이에 전기 접속을 형성하는 반도체 프로세싱 방법, 및 집적 회로에 관한 것이다.
반도체 프로세싱에서 하나의 과제는 모든 다양한 포토마스크를 정밀하게 정렬해야 한다는 것이다. 마스크 오정렬(mask misalignment)은 최악의 경우 웨이퍼 파괴를 일으킬 수 있고 최선의 경우라도 집적 회로를 무용지물로 만들어 버린다.
반도체 프로세싱 중에 포토마스크가 활용되는 한 장소로는 기판 위의 내부영역 또는 하부 영역과 외부 영역 또는 상부 영역 사이에 전기적 상호 접속을 형성하는데 있어서 매립(buride) 접촉이나 다른 접촉을 한정하는 곳이 있다. 이와 관련한 일례의 기술 및 문제점을 제1내지 5 도를 참조하여 기술한다. 제 1도는 도면 부호 10 으로 일반적으로 표시된 반도체 웨이퍼 단편을 도시한다. 이것은 벌크 기판 영역(bulk substrate region)(12), 필드 산화물(field oxide)(14), 및 게이트 산화층(gate oxide layer)(16)으로 구성된다. 상기 필드 산화물(14)과 상기 게이트 산화층(16) 위에 얇은 실리콘 층(18)이 초기에 연속으로 증착된다. 그 후, 상기 기판(12)이 외측으로 노출되도록 상기 층(18, 16)을 통하는 접촉 오프닝(20)을 제공해서 전기적 상호 접속이 이루어진다.
상기 기판(12)의 외측으로 노출된 부분은 통상적으로 산화되고 이 노출된 기판 위에 바람직하지 못한 두꺼운 절연 산화층(도시 안됨)이 제공된다. 이것은 제거되어야만 하는데 통상적으로 블랭킷 HP 딥(blanket HP dip)에 의해 달성된다. 상기 HP 딥은 통상적으로 모든 마스킹 물질을 제거한 후, 어떤 연속적인 층을 증착하기 전에 즉시 행해진다. 상기 폴리실리콘 층(18)을 보호하지 않는다면, 상기 매립 접촉(20)의 바깥 측의 얇은 게이트 산화층(16)도 상기 딥 동안에 바람직하지 않게 에칭되어 버리고 만다. 이것은 게이트 산화층의 저하 또는 제거를 실질적으로 제어할 수 없고 예측할 수 없게 되어 상기 폴리실리콘 층(18)을 보호해야 하는 바람직하지 않은 결과가 생긴다.
전도적으로 도핑된 폴리실리콘과 같은 전기적 전도체로 이루어진 두꺼운 제 2 층(22)을 매립 접촉(20)을 통해 연속적으로 증착해서 상기 기판(12)과의 전기 접속을 형성한다. 그런 다음 상기 층에 대해 마스킹 단계를 실시해서 상기 결합된 폴리실리콘 층(18, 22)을, 상기 접촉 오프닝(20)에서 상기 기판(12)과 통합적으로 접속하는 전도 라인(conductive lines)이나 다른 회로 성분에 패터닝한다.
제2도 및 3도는 매립 접촉 오프닝(20)을 생성하기 위한 마스크들 중 한 마스크의 바람직하지 않은 오정렬이나 상기 층(18,22)으로부터 생성된 라인 및 성분의 바람직하지 않은 오정렬을 도시한다. 범위(20)는 상기 매립 접촉 마스크 오프닝을 나타내며, 범위(24)는 라인이나 성분(26)을 생성하기 위해 활용된 마스크를 나타낸다. 분명한 것은, 라인이나 성분(26)을 생성하기 위해 활용된 상기 에칭은, 상기 벌크 기판(12)으로 오버-에칭이 이루어져서, 상기 매립 접촉(20)에 대해 오정렬 되기 때문에, 웨이퍼는 잠재적으로 파괴되거나 쓸모 없게 된다.
위와 같이 피할 수 없는 오정렬을 수용 또는 허용하기 위해, 제 4 도 및 5 도에 도시한 바와 같이, 매립 접촉(20)과 마스크 영역(24)이 생성되는 목표 영역을 크게 한다. 더 커진 마스크 영역 범위(34a)가 제공되어 매립 접촉 확장 캡(buried contact enlarged cap)(28)이라 통칭하는 것이 생성된다. 이것은 상기 피할 수 없는 오정렬의 정도에 따라 제공되어, 바람직한 회로 성분(26)에 대한 매립 접촉(26)의 오버랩을 100% 보장함으로써, 기판으로의 오버-에칭을 방지한다.
그렇지만, 이것은 그 자체의 추가적인 문제를 일으킨다. 웨이퍼 영역을 더 크게 차지하므로, 결과적으로 바람직한 회로 밀도가 저하된다. 또한, 기판(12)내의 바람직한 회로 접속을 보장하기 위해서는 통상적으로 추가적인 주입 단계가 필요하다. 제 5 도는 벌크 기판(12)내의 이전에 제공된 바람직한 확산 영역(30 및 32)을 도시한다. 폴리실리콘 층(22)을 증착하기 전에 접촉 오프닝(20)을 통하여 바람직한 주입(34)을 실시한다. 영역(32, 34 및 30)의 전기 접속은 연속으로 행해지는 것이 바람직하다. 이를 수용하기 위해서는, 주입(36 및 38)의 상호 접속을 제공하기 위한 개별적인 매립 접촉 주입 단계를 실시해야만 한다. 이것은 복잡하고 추가적인 단계가 필요하여 약한 웨이퍼는 파괴될 수밖에 없다.
외부층과 내부층 사이에 전기 접속을 형성하는 반도체 프로세싱 방법을 개발하는데 있어서 상기 종래 기술과 관련된 상기 문제 및 다른 문제를 극복하는 것이 바람직하다.
본 발명의 양호한 실시예를 첨부된 도면을 참조하여 아래에 기술한다.
본 발명에 대한 기술은 미국 특허법(Article 1, Section 8)의 구성 목적의 촉진면에서 과학의 진보와 기술의 유용을 증대하기 위해 제출된다.
본 발명의 한 특징에 따라, 베이스 영역과 외부층 사이에 전기적 상호 접속을 형성하는 반도체 프로세싱 방법은, 전기 접속이 형성되는 베이스 영역을 가진 기판을 제공하는 단계; 상기 기판 위에 전기적으로 전도인 제1물질(electrically conductive first material)의 제1층을 제1두께로 제공하는 단계; 상기 제1물질이 선택적으로 에칭될 수 있는 물질을 포함하는 에칭 정지층(etch stop layer)을 상기 제1층 위에 제공하는 단계; 상기 에칭 정지층과 상기 제1층을 통해 상기 베이스 영역으로 접촉 오프닝(contact opening)을 에칭하는 단계로서, 상기 접촉 오프닝은 상기 제1층의 접촉 오프닝 상부 엣지(contact opening upper edge)를 한정하는 상기 접촉 오프닝 에칭단계; 상기 에칭 정지층의 외측으로 또한 상기 접촉 오프닝 내에 상기 제1물질의 제2층을 제2두께로 제공하는 단계로서, 상기 제2두께는 상기 제1두께보다 크며 상기 제2층은 상기 제1층의 접촉 오프닝 상부 엣지를 넘어 외측으로 확장하는, 상기 제2층 제공 단계; 제2층의 상기 제1물질을 제거하고, 상기 제1층의 접촉 오프닝 상부엣지(first layer contact opening upper edge)를 넘어 외측으로 확장하는 외측 표면(outermost suface)을 갖는 제2층 플러그(second layer plug)를 상기 접촉 오프닝 내에 한정하며, 이에 의해 상기 제1층보다 더 두꺼운 상기 제2층 플러그를 제공하는 단계; 상기 제2층 플러그를 통하여 상기 베이스 영역과 접속하는 상기 제1층으로부터 전기적 전도 회로 성분(electrically conductive circuit component)을 한정하는 마스크 패턴을 한정하도록 상기 제1층과 상기 제2층 플러그의 외측으로 마스킹 하는 단계; 및 상기 제2층 플러그를 통하여 상기 베이스 영역과 접속하는 전기적 전도인 회로 성분을 한정하기 위해 상기 제1층과 상기 제2층 플러그의 마스크 되지 않은 부분을 에칭하고, 상기 제1층 두께에 비해 더 두꺼운 제2층 플러그의 두께는 상기 베이스 영역으로의 에칭을 제한하는 단계를 포함한다.
본 발명의 다른 일면에 따라, 집적 회로는, 전기적 상호 접속이 이루어지는 베이스 영역; 상기 베이스 영역으로부터 외측으로 확장하며 외측 표면을 갖는 전기적으로 전도인 상호 접속 필라(interconnection pillar); 및 상기 필라로부터 확장하며, 상기 필라와 결합하는 결합 외측 표면(joining outermost surface)을 갖는 전기적으로 전도인 라인으로서, 상기 필라 외측 표면은 라인 결합 외측 표면을 외측으로 넘는, 상기 전기적 전도 라인을 포함한다.
제6도 내지 13도를 참조하여 보다 상세히 설명하면, 본 발명에 따른 반도체 웨이퍼 단편이 도면 부호 40으로 도시된다. 이것은 필드 산화물(field oxide)(44) 및 관련 게이트 산화층(46)을 구비한 벌크 기판(42)으로 구성된다. 상기 벌크 기판(42)은 통상적으로 단결정 실리콘을 양호하게 포함한다. 상기 필드 산화물(44)과 상기 게이트 산화층(46)위에, 즉 상기 기판(42)위에, 전기적으로 전도인 제1층(48)이 제1두께로 제공된다. 예시적인 양호한 두께는 1.000옹스트롬 내지 4.000옹스트롬이며, 약 2.000옹스트롬이 매우 양호하다. 제1층의 물질로는 전도적으로 도핑된 폴리실리콘이 양호하다. 다른 예시적인 전기적 전도 물질은 WSix; 및 TiSix와 같은 실리사이드를 포함한다. 상기 제1층(48)위에 에칭 정지층(50)이 제공된다. 상기 에칭 정지층(50)은 상기 제1물질이 선택적으로 에칭될 수 있는 물질을 포함한다. 예시적인 양호한 물질로는 테트라에틸로소실리케이트(tetraethylorthosilicate)(TEOS)의 분해에 의해 증착되는 실리콘 이산화물이 있다. 다른 예로는 포스포실리케이트(phosphosilicate)(PSG), 스핀-온-글라스(spin-on-glass)(SOG) 및 SI3N4가 있다. 양호하게, 상기 에칭 정치층(60)의 물질은 또한 상기 제1물질에 대해 선택적 에칭이 가능하다. 본 발명의 양호한 실시예에서는 실리콘 이산화물과 전도적으로 도핑된 폴리실리콘의 두 물질을 예로 사용하며, 이 물질들은 당 분야에 익숙한 기술인들에게는 잘 알려진 기술에 의해, 서로에 대해 독립적으로 선택적으로 에칭될 수 있다. 상기 층(50)의 예시적이고 양호한 두께는 3.000옹스트롬 내지 4.000옹스트롬이다.
제7도를 참조하면, 웨이퍼 단편(40)이 포토마스크 되고 에칭되어, 상기 에칭 정지층(50)과 상기 제1층(48)을 통하여, 또한 게이트 산화층(46)을 통하여 기판(42)이 외부로 노출되도록 아래 방향으로 접촉 오프닝(52)이 생성된다. 그런 다음 상기 접촉 오프닝(52)을 통하여 전도성 불순물로 도핑이 행해져서 전도적으로 도핑된 영역(54)이 생성된다. 이 영역은 전기적 상호 접속이 이루어지는 베이스 영역을 포함한다. 설명을 계속하면, 상기 접촉 오프닝(52)은 상기 제1층(48)의 접촉 오프닝 상부 엣지(56)를 한정한다.
상기 에칭 정지층(50)의 외측으로 또한 상기 접촉 오프닝(52)내에 상기 제1물질의 제2층(58)이 제2두께로 증착된다. 상기 제2두께는 제1두께보다 두껍게 되어, 몇몇 로컬 최저 고도 위치(local lowest elevation position) A의 외측으로 확장하는 제2층(58)을 제공하며, 상기 로컬 최저 고도 위치는 상기 제1층의 접촉 오프닝 상부 엣지를 외측으로 넘는다. 상기 층(58)의 양호한 두께는 상기 접촉 오프닝(52) 반경의 적어도 30% 이상이 양호하다.
제8도를 참조하면, 상기 제2층(58)의 제1물질이 제거되고 상기 제1물질의 제2층 플러그(60)가 상기 접촉 오프닝(52)내에 한정된다. 예시적인 양호한 기술로는 반응성 클로린 가스(reactive chlorine gas)를 이용하는 시간드라이 에칭(timed dry etch)이 있다. 상기 제1층의 접촉 오프닝 상부 엣지(56)를 넘어서 확장하거나 위치하는 외측 플러그 표면(outermost plug surface)(62)이 한정되도록 제거가 실시된다. 이에 따라, 상기 제1층(48)의 두께보다 더 두꺼운 제2층 플러그(60)가 제공된다. 대안적으로, 상기 플러그(60)를 상기 베이스 영역(54)으로부터 외측으로 확장하고 외측 표면(62)을 갖는 전기적 전도 상호 접속 필라(electrically conductive interconnection pillar)로서 고려해 볼 수 있다.
양호하게, 상기 에칭은 상기 에칭 정지층(50)의 위로부터 모든 제2층(58)의 물질이 제거되도록 실시되어, 프로세스 동안 이 점에서 상기 플러그(60)가 접촉 오프닝(52)내에 전체적으로 수용된다.
제9도 및 10도를 참조하면, 상기 제1층(48)과 상기 제2층 플러그(60)의 외측으로 마스킹이 행해져서, 상기 제2층 플러그(60)를 통해 상기 베이스 영역(54)에 접속되는 상기 제1층(48)으로부터, 전도라인(conductive line)(66)과 같은 전기적으로 전도인 회로 성분을 한정하기 위해 활용되는 마스크 패턴(64)을 한정한다. 마스크 범위(mask range)(64)는 매립 접촉(52)에 대해 오정렬 되었다는 것을 의도적으로 나타내며 그러한 오정렬을 수용하는 본 발명의 기능을 나타낸다. 상기 마스킹 이전에, 모든 에칭 정지층(60)은 상기 플러그(60)와 상기 층(48)의 제1전도체에 대해 기판으로부터 선택적으로 양호하게 스트립된다.
그런다음, (남아 있다면) 상기 에칭 정지층의 마스크 않은 부분과, 상기 제1층(48) 및 (오정렬로 인한) 상기 제2층 플러그(60)를 에칭한다. 이것은 전도 라인(66)과 같은 전기적으로 전도인 회로 성분을 한정하며, 상기 전도라인은 상기 제2층 플러그(60)를 통해 상기 베이스 영역(54)에 접속된다. 상기 제1층(48)의 두께에 비해 더 두꺼운 제2층 플러그(60)는 상기 에칭 동안 상기 기판 또는 상기 베이스 영역으로 에칭되는 것을 효과적으로 제한한다는 것에 주목하라. 이것은 어떤 내부 오정렬도 유효하게 하며 성분 마스크(64)에 대한 매립 접촉 마스크를 효과적으로 자기 정렬시키며, 그래서 상기 매립 접촉 캡을 제거할 수 있다(제10도). 상기 전도라인(66)은 상기 필라(60)으로부터 외측으로 확장하며 또한 상기필라(60)와 결합하는 결합외측 표면(joining outermost surface)(70)을 갖는다. 상기 결합 외측 표면(70)을 넘어 외측으로 필라 외측 표면(62)이 위치된다.
제11도 및 12도를 참조하면, 적절한 산화층이 제공되고 이등방성 스페이서 에칭이 실시되어 도시된 스페이서(72, 74 및 76)를 생성한다. 대안적으로, 플러그(60, 66)는 WSix와 같은 높은 전도성 실리사이드물질(higher conductive silicide material)로 덮여질 수 있다.
제13도를 참조하면, 상기 필라/플러그(60)의 외측 표면(62)을 덮기 위해, (SiOx와 같은) 절연층(78)이 제공된다.
설명한 바와 같이, 본 발명은 구조적 특징 및 체계적 특징에 관해 다서 서술적으로 기재되었다. 그렇지만, 서술한 수단은 본 발명을 효과있게 하는 양호한 형태를 포함하므로, 본 발명은 도시되거나 설명된 특정한 특징에 제한 받지 않는다는 것을 이해해야 한다. 그러므로, 본 발명은 등가의 원리에 따라 적절히 번역된 첨부된 클레임의 범주내에서 그 형태나 변형을 청구하는 바이다.

Claims (15)

  1. 베이스 영역과 외부 영역 사이에 전기적 상호 접속을 형성하는 반도체 프로세싱 방법에 있어서, 전기 접속이 형성되는 베이스 영역을 가진 기판을 제공하는 단계; 상기 기판 위에 전기적으로 전도성인 제1물질(electrically conductive first material)의 제1층을 제1두께로 제공하는 단계; 상기 제1물질이 선택적으로 에칭될 수 있는 물질을 포함하는 에칭 정지층(etch stop layer)을 상기 제1층위에 제공하는 단계; 상기 에칭 정지층과 상기 제1층을 통해 상기 베이스 영역으로 접촉 오프닝(contact opening)을 에칭하는 단계로서, 상기 접촉 오프닝은 상기 제1층의 접촉 오프닝 상부 엣지(contact opening upper edge)를 한정하는 상기 접촉 오프닝 에칭단계; 상기 에칭 정지층의 회측으로 또한 상기 접촉 오프닝 내에 상기 제1물질의 제2층을 제2두께로 제공하는 단계로서, 상기 제2두께는 상기 제1두께보다 크며 상기 제2층은 상기 제1층의 접촉 오프닝 상부 엣지를 넘어 외측으로 확장하는 상기 제2층 제공단계; 제2층의 상기 제1물질을 제거하고, 상기 제1층의 접촉 오프닝 상부 엣지(first layer contact opening upper edge)를 넘어 외측으로 확장하는 외측 표면(outermost surface)을 갖는 제2층 플러그(second layer plug)를 상기 접촉 오프닝 내에서 한정하며, 이에 의해 상기 제1층보다 더 두꺼운 상기 제2층 플러그를 제공하는 단계; 상기 제2층 플러그를 통하여 상기 베이스 영역과 접속하는 상기 제1층으로 부터 전기적 전도 회로 성분(electriacally conductive circuit component)을 한정하는 공통 마스크 패턴을 한정하도록 상기 제1층과 상기 제2층 플러그의 외측으로 마스킹 하는 단계; 및 상기 제2층 플러그를 통하여 상기 베이스 영역과 접속하는 전기적 전도인 회로 성분을 한정하기 위해 상기 공통 마스크를 사용해서 상기 제1층과 상기 제2층 플러그의 마스크 되지 않은 부분을 에칭하고, 상기 제1층 두께에 비해 더 두꺼운 제2층 플러그의 두께는 에칭 동안 상기 베이스 영역으로의 에칭을 제한하는 단계를 포함하는 반도체 프로세싱 방법.
  2. 제1항에 있어서, 상기 에칭 정지층은 상기 제1물질에 대해 선택적으로 에칭 가능한 물질을 포함하며, 상기 에칭 단계는 상기 마스킹 단계 이전에, 상기 제1물질에 대해 선택적으로 상기 기판으로부터 모든 에칭 정지층 물질을 에칭하는 단계를 포함하는 반도체 프로세싱 방법.
  3. 제1항에 있어서, 상기 제1물질은 전도적으로 도핑된 폴리실리콘(conductively doped polysilicon)을 포함하는 반도체 프로세싱 방법.
  4. 제1항에 있어서, 상기 에칭 정지층은 전기적으로 절연인 반도체 프로세싱 방법.
  5. 제1항에 있어서, 상기 에칭 정지층은 전기적으로 전도성인 반도체 프로세싱 방법.
  6. 제1항에 있어서, 상기 에칭 정지층 물질은 실리콘 이산화물을 포함하는 반도체 프로세싱 방법.
  7. 제1항에 있어서, 상기 제1물질은 전도적으로 도핑된 폴리실리콘을 포함하며, 상기 에칭 정지층 물질은 실리콘 이산화물을 포함하는 반도체 프로세싱 방법.
  8. 제1항에 있어서, 상기 플러그는 상기 접촉 오프닝 내에 전체적으로 수용되는 반도체 프로세싱 방법.
  9. 제1항에 있어서, 상기 플러그는 상기 접촉 오프닝 내에 전체적으로 수용되며, 상기 제1물질은 전도적으로 도핑된 폴리실리콘을 포함하는 반도체 프로세싱 방법.
  10. 제1항에 있어서, 상기 플러그는 상기 접촉 오프닝 내에 전체적으로 수용되며, 상기 에칭 정지층 물질은 실리콘 이산화물을 포함하는 반도체 프로세싱 방법.
  11. 제1항에 있어서, 상기 플러그는 상기 접촉 오프닝 내에 전체적으로 수용되며, 상기 제1물질은 전도적으로 도핑된 폴리실리콘을 포함하며, 상기 에칭 정지층 물질은 실리콘 이산화물을 포함하는 반도체 프로세싱 방법.
  12. 제1항에 있어서, 상기 베이스 영역은 단결정 실리콘의 전도적으로 도핑된 영역을 포함하는 반도체 프로세싱 방법.
  13. 제1항에 있어서, 상기 베이스 영역은 단결정 실리콘의 전도적으로 도핑된 영역을 포함하며, 상기 제1물질은 전도적으로 도핑된 폴리실리콘을 포함하는 반도체 프로세싱 방법.
  14. 제1항에 있어서, 상기 베이스 영역은 단결정 실리콘의 전도적으로 도핑된 영역을 포함하며, 상기 에칭 정지층 물질은 실리콘 이산화물을 포함하는 반도체 프로세싱 방법.
  15. 제1항에 있어서, 상기 베이스 영역은 단결정 실리콘의 전도적으로 도핑된 영역을 포함하며, 상기 제1물질은 전도적으로 도핑된 폴리실리콘을 포함하며 상기 에칭 정지층 물질은 실리콘 이산화물을 포함하는 반도체 프로세싱 방법.
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