KR100190381B1 - 미세반도체소자의콘택홀형성방법 - Google Patents
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Abstract
본 발명은 미세 콘택홀 내에 절연스페이서 형성시 하부절연층이 손상되는 것을 방지하기 위한 미세 반도체 소자의 콘택홀 형성방법에 관한 것으로, 반도체 소자 제조공정중 소자간의 전기적 연결을 위한 콘택홀 형성시 콘택홀 내에 절연스페이서를 형성하는 방법에 있어서, 콘택홀을 통해 접속될 기 형성된 소자 및 배선간 절연을 위한 절연막을 형성하는 제1단계; 기 형성된 소자 및 배선과 접속될 부분의 상기 절연막을 제거하는 제2단계; 상기 제1단계 및 제2단계에 의해 형성된 구조 전체의 상부에 스페이서 형성용 절연막을 형성하되, 스텝커버리지 특성이 취약하도록 상기 절연막 상부를 측면에 비해 상대적으로 두껍게 형성하는 제3단계; 및 상기 스페이서 형성용 절연막을 식각하여 절연스페이서를 형성하는 제4단계를 포함하여 이루어지는 것을 특징으로 한다.
Description
제1A도 및 제1B도는 종래 기술에 따른 콘택홀 형성 공정 단면도
제2A도 및 제2B도는 본 발명의 일실시예에 따른 미세 반도체 소자의 콘택홀 형성 공정 단면도
제3A도 및 제3B도는 본 발명의 다른 실시예에 따른 미세 반도체 소자의 콘택홀 형성 공정 단면도
* 도면의 주요부분에 대한 부호의 설명
10 : 활성영역 21, 31 : 실리콘 기판
22, 32 : 절연막 24, 34 : 스페이서 형성용 산화막
24, 36 : 절연스페이서 35 : 산화막
본 발명은 반도체 제조 공정중 콘택홀 형성 방법에 관한 것으로, 특히 미세 콘택홀 내에 절연스페이서 형성시 하부절연층이 손상되는 것을 방지하기 위한 미세 반도체 소자의 콘택홀 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 콘택홀 형성이 점차로 어려워지고 있다. 이에 따라 내부 도체간의 절연을 효과적으로 유지하면서 접속할 부분만을 열어(open)주는 미세 콘택홀을 형성하기 위하여 1차로 폭이 큰 콘택홀을 형성한 후 상기 콘택홀 측벽에 절연스페이서를 형성하여 콘택홀에 의한 도체 사이의 단락을 방지하는 방법이 널리 이용되고 있다.
제1A도 및 제1B도는 종래 기술에 따른 콘택홀 형성 공정 단면도로서, 이를 통하여 종래 기술을 개략적으로 살펴보면 다음과 같다.
제1A도는 실리콘 기판(11)상에 여타의 소자 및 배선(도시하지 않음)을 형성한 후, 절연막(12)을 형성한 다음, 포토리소그래피 공정을 통해 콘택홀 마스크를 형성하고, 이를 식각마스크로 이용한 이방성 건식식각법으로 소자 및 배선과 접속될 부분의 절연막(12)을 제거하여, 기 형성된 활성영역(10)을 노출시킨 후, 콘택홀 마스크를 제거하고 스페이서 형성용 산화막(13)을 증착한 상태의 단면도이다.
제1B도는 상기 스페이서 형성용 산화막(13)을 블랭킷(blanket)으로 상기 콘택홀 바닥의 활성영역(10)이 완전히 노출될 때까지 이방성 식각하여 절연스페이서(13')를 형성한 상태의 단면도이다. 도면부호 12'는 스페이서 형성을 위한 블랭킷 식각 이전의 상기 절연막(12) 표면을 나타내고 있으며, 스페이서 형성을 위한 블랭킷 식각으로 절연막(12)의 일부가 손상됨을 보이고 있다.
전술한 바와 같이 이루어지는 종래 기술은 콘택홀 내의 절연막 스페이서 형성시 요구되는 과도식각과정에서 하부의 절연막이 식각되게 되고, 이로 인해 콘택홀 형성을 위한 후속 공정시 도체 사이의 원치않는 접속이 발생할 우려가 높다.
따라서, 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 본 발명은 미세 콘택홀 내에 절연스페이서 형성시 하부절연층이 손상되는 것을 방지하기 위한 미세 반도체 소자의 콘택홀 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 활성영역, 소자 및 배선 형성이 완료된 반도체 기판 상에 제1 절연막을 형성하는 제1단계; 상기 절연막을 선택적으로 식각하여 상기 활성영역을 노출시키는 콘택홀을 형성하는 제2단계; 상기 제2단계가 완료된 전체 구조 상에 스페이서 형성용 제2 절연막을 형성하되, 스텝커버리지 특성이 취약하도록하여 상기 제2 절연막을 상기 콘택홀의 측벽보다 상기 제1 절연막상부에 상대적으로 두껍게 형성하는 제3단계; 및 상기 제2 절연막을 식각하여 상기 콘택홀 측벽에 절연스페이서를 형성하는 제4단계를 포함하는 미세 반도체 소자의 콘택홀 형성 방법을 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 활성영역, 소자 및 배선 형성이 완료된 반도체 기판 상에 제1 절연막을 형성하는 제1단계; 상기 제1 절연막 상에 상기 제1 절연막 보호를 위한 제2 절연막을 형성하는 제2단계; 상기 제2 절연막 및 상기 제1 절연막을 선택적으로 식각하여 상기 활성영역을 노출시키는 콘택홀을 형성하는 제3단계; 상기 제3단계가 완료된 전체 구조 상에 스페이서 형성용 제3 절연막을 형성하는 제4단계; 및 상기 제3 절연막 및 상기 제2 절연막을 블랭킷(blanket) 식각하여 상기 콘택홀 측벽에 절연스페이서를 형성하되, 상기 제2 절연막의 일부를 상기 제1 절연막 상부에 잔류시키는 제5단계를 포함하는 미세 반도체 소자의 콘택홀 형성 방법을 제공한다.
이하, 첨부된 도면 제2A도 및 제2B도를 참조하여 본 발명의 일실시예에 따른 미세 반도체 소자의 콘택홀 형성 방법을 설명한다.
먼저, 제2A도에 도시한 바와 같이 실리콘 기판(21) 상에 여타의 소자 및 배선(도시하지 않음)을 형성한 후, 절연막(22)을 형성하여 후속 공정에 의해 형성될 콘택홀과 상기 콘택홀을 통해 접속될 기 형성된 소자 및 배선을 절연한다. 다음으로, 포토리소그래피 공정을 통해 콘택홀 마스크를 형성하고, 이를 식각마스크로 이용한 이방성 건식식각법으로 소자 및 배선과 접속될 부분의 상기 절연막(22)을 제거하여, 기 형성된 활성영역(10)을 노출시킨다. 이때, 상기 절연막(22)은 통상의 산화막, BPSG막, PSG막 또는 상기 나열된 산화막들의 조합에 의해 형성될 수 있다. 이어서, 통상의 플라즈마 포토레지스트 식각법 및 습식 포토레지스트 식각법으로 콘택홀 마스크를 제거하고, 스페이서 형성용 산화막(24)을 증착한다. 이때, 스페이서 형성용 산화막(24)은 상기 절연막(22)위에서는 상대적으로 두껍고 콘택홀 내의 상기 절연막(22) 측벽과 실리콘 기판(21)의 활성영역(10) 또는 기타 소자의 도체부분에 접속될 부분에서는 상대적으로 얇게 형성되도록 한다.
다음으로, 제2B도에 도시한 바와 같이 상기 스페이서 형성용 산화막(24)을 블랭킷으로 상기 콘택홀 바닥의 활성영역(10)이 완전히 노출될 때까지 이방성 건식식각한다. 이때, 상기 절연막(22) 상부에는 스페이서용 산화막의 일부(24')가 잔류하거나 하부의 상기 절연막(22)이 식각되더라도 소모되는 절연막(22)의 두께가 매우 작아 절연막(22)에 의하여 보호받고 있는 소자 및 도체가 노출되지 않고 충분한 두께의 절연막(22)에 의하여 절연상태에 있게된다. 또한, 콘택홀 내부 역시 절연스페이서(24)에 의해 보호받고 있는 소자 및 도체가 콘택홀의 측벽으로 원치않는 접속이 일어나는 것을 방지할 수 있다.
다음의 설명은 제3A도 및 제3B도에 도시한 본 발명의 다른 실시예에 따른 미세 반도체 소자의 콘택홀 형성 공정 방법에 관한 것이다.
먼저, 제3A도에 도시한 바와 같이 실리콘 기판(31) 상에 여타의 소자 및 배선(도시하지 않음)을 형성한 후, 절연막(32)을 형성하고 상기 절연막(32) 상에 산화막(35)을 형성한 후 포토리소그래피 공정을 통해 콘택홀 마스크를 형성한 다음, 이를 식각마스크로 이용한 이방성 건식식각법으로 소자 및 배선과 접속될 부분의 상기 절연막(32) 및 산화막(35)을 제거하여, 기 형성된 활성영역(10)을 노출시킨다. 이때, 상기 절연막(32)은 통상의 산화막, BPSG막, PSG막 또는 상기 나열된 산화막들의 조합에 의해 형성될 수 있다. 이어서, 통상의 플라즈마 포토레지스트 식각법 및 습식 포토레지스트 식각법으로 상기 콘택홀 마스크를 제거하고, 스페이서 형성용 산화막(36)을 증착한다. 이때, 절연막(32) 위에 산화막을 형성함으로써 전체적으로 절연층이 절연막(32) 위에서는 상대적으로 두껍고 콘택홀 내의 상기 절연막(32) 측벽과 실리콘 기판(31)의 활성영역(10) 또는 소자의 도체 부분에 접속될 부분에서는 상대적으로 얇게 형성된다.
다음으로, 제3B도에 도시한 바와 같이 상기 스페이서 형성용 산화막(34), 산화막(35)을 이방성 식각법으로 식각하여 절연스페이서(36')를 형성한다. 이때, 상기 절연막(32) 상부에는 산화막(35)의 일부가 잔류하여 하부의 절연막(32)은 손실 없이 잔류산화막(35')에 의하여 보호받게 된다. 또한, 콘택홀 내부 역시 절연스페이서(36')에 의하여 콘택 형성을 위한 도체 증착 등 후속 공정에 의하여도 절연막(32)에 의해 보호받고 있는 소자 및 도체가 콘택홀의 측벽으로 원치않는 접속이 일어나는 것을 방지할 수 있게된다.
상기와 같이 이루어지는 본 발명은 스페이서 형성용 절연막을 스텝커버리지 특성이 취약하도록 형성한 후 이방성 식각에 의해 절연스페이서를 형성함으로써 미세 콘택홀 내에 절연스페이서 형성시 하부 절연층이 손상되는 것을 방지하고, 또한 콘택홀 측벽으로의 원치않는 도체간의 접속을 방지할 수 있다.
또한, 층간절연막 상에 보호를 위한 절연막을 형성하여 전체적으로 절연층이 층간절연막 위에서는 상대적으로 두껍고 콘택홀 내의 층간절연막 측벽과 실리콘 기판의 활성영역 또는 기타 소자의 도체 부분에 접속될 부분에서는 상대적으로 얇게 형성되도록 함으로써, 절연스페이서 형성을 위한 블랭킷 식각시 층간절연막이 손상되는 것을 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (4)
- (정정) 미세 반도체 소자의 콘택홀 형성 방법에 있어서,활성영역, 소자 및 배선 형성이 완료된 반도체 기판 상에 제1 절연막을 형성하는 제1단계;상기 절연막을 선택적으로 식각하여 상기 활성영역을 노출시크는 콘택홀을 형성하는 제2단계;상기 제2단계가 완료된 전체 구조 상에 스페이서 형성용 제2 절연막을 형성하되, 스텝커버리지 특성이 취약하도록하여 상기 제2 절연막을 상기 콘택홀의 측벽보다 상기 제1 절연막 상부에 상대적으로 두껍게 형성하는 제3단계; 및상기 제2 절연막을 식각하여 상기 콘택홀 측벽에 절연스페이서를 형성하는 제4단게를 포함하는 미세 반도체 소자의 콘택홀 형성 방법.
- (정정) 제1항에 있어서,상기 제2단계는포토리소그래피 공정을 통해 상기 제1 절연막 상에 콘택홀 마스크를 형성하는 단계;상기 콘택홀 마스크를 이용한 이방성 건식식각으로 상기 절연막을 식각하여 상기 콘택홀을 형성하는 단계; 및상기 콘택홀 마스크를 제거하는 단계를 포함하는 것을 특징으로 하는 미세 반도체 소자의 콘택홀 형성 방법.
- (정정) 제1항 또는 제2항에 있어서,상기 제4단계는,상기 제1단계에서 형성된 상기 소자 및 배선이 노출될 때까지 상기 제2 절연막을 블랭킷(blanket) 이방성 식각하여 상기 절연스페이서를 형성하는 것을 특징으로하는 미세 반도체 소자의 콘택홀 형성 방법.
- (정정) 반도체 소자의 미세 콘택홀 형성 방법에 있어서,활성영역, 소자 및 배선 형성이 완료된 반도체 기판 상에 제1 절연막을 형성하는 제1단계;상기 제1 절연막 상에 상기 제1 절연막 보호를 위한 제2 절연막을 형성하는 제2단계;상기 제2 절연막 및 상기 제1 절연막을 선택적으로 식각하여 상기 활성영역을 노출시키는 콘택홀을 형성하는 제3단계;상기 제3단계가 완료된 전체 구조 상에 스페이서 형성용 제3 절연막을 형성하는 제4단계; 및상기 제3 절연막 및 상기 제2 절연막을 블랭킷(blanket) 식각하여 상기 콘택홀 측벽에 절연스페이서를 형성하되, 상기 제2 절연막의 일부를 상기 제1 절연막 상부에 잔류시키는 제5단계를 포함하는 미세 반도체 소자의 콘택홀 형성 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950019157A KR100190381B1 (ko) | 1995-06-30 | 1995-06-30 | 미세반도체소자의콘택홀형성방법 |
| CN96110443A CN1146070A (zh) | 1995-06-30 | 1996-06-30 | 制造具有精细接触孔的半导体器件的方法 |
| JP17137896A JP3170458B2 (ja) | 1995-06-30 | 1996-07-01 | 微細半導体素子のコンタクトホールの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950019157A KR100190381B1 (ko) | 1995-06-30 | 1995-06-30 | 미세반도체소자의콘택홀형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970003530A KR970003530A (ko) | 1997-01-28 |
| KR100190381B1 true KR100190381B1 (ko) | 1999-06-01 |
Family
ID=19419500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950019157A KR100190381B1 (ko) | 1995-06-30 | 1995-06-30 | 미세반도체소자의콘택홀형성방법 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3170458B2 (ko) |
| KR (1) | KR100190381B1 (ko) |
| CN (1) | CN1146070A (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040038283A (ko) * | 2002-10-31 | 2004-05-08 | 아남반도체 주식회사 | 반도체 소자의 콘텍 및 비아 홀 플러그 형성방법 |
| JP6665466B2 (ja) | 2015-09-26 | 2020-03-13 | 日亜化学工業株式会社 | 半導体発光素子及びその製造方法 |
| JP2019153694A (ja) | 2018-03-02 | 2019-09-12 | 東芝メモリ株式会社 | 半導体装置およびその製造方法 |
-
1995
- 1995-06-30 KR KR1019950019157A patent/KR100190381B1/ko not_active IP Right Cessation
-
1996
- 1996-06-30 CN CN96110443A patent/CN1146070A/zh active Pending
- 1996-07-01 JP JP17137896A patent/JP3170458B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR970003530A (ko) | 1997-01-28 |
| JPH0922882A (ja) | 1997-01-21 |
| CN1146070A (zh) | 1997-03-26 |
| JP3170458B2 (ja) | 2001-05-28 |
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