JP2001085683A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ＳＴＩ膜を素子分離絶縁膜として用いたサリ
サイド構造の絶縁ゲート型トランジスタにおいて、シリ
サイドリークの発生を防止する。 【解決手段】 ＳＴＩ膜３を素子分離絶縁膜として用い
たサリサイド構造を有するＭＯＳＦＥＴであって、ＳＴ
Ｉ膜３上にＳｉＮ膜等の保護膜１０を形成した。このこ
とにより、後の工程でＳＴＩ膜３の部分がエッチングさ
れなくなり、ＳＴＩ膜３の沈下がなくなり、金属シリサ
イド膜９がソース７・ドレイン８の部分においてその表
面にのみ形成されるため、シリサイドリークの発生を抑
えることができる。
サイド構造の絶縁ゲート型トランジスタにおいて、シリ
サイドリークの発生を防止する。 【解決手段】 ＳＴＩ膜３を素子分離絶縁膜として用い
たサリサイド構造を有するＭＯＳＦＥＴであって、ＳＴ
Ｉ膜３上にＳｉＮ膜等の保護膜１０を形成した。このこ
とにより、後の工程でＳＴＩ膜３の部分がエッチングさ
れなくなり、ＳＴＩ膜３の沈下がなくなり、金属シリサ
イド膜９がソース７・ドレイン８の部分においてその表
面にのみ形成されるため、シリサイドリークの発生を抑
えることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、金属シリサイド膜
をソース、ドレインの表面に形成するいわゆるサリサイ
ド構造を有する半導体装置及びその製造方法に関する。
をソース、ドレインの表面に形成するいわゆるサリサイ
ド構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】近
年、ＣＭＯＳ等の半導体装置において、寄生抵抗を低減
する目的で、ゲート電極やソース・ドレインの上面に金
属シリサイド膜を形成するサリサイド技術が用いられて
いる。これは、電極をとるＳｉ（シリコン）またはＰｏ
ｌｉＳｉ（ポリシリコン）上にＴｉ、Ｃｏなどの金属膜
を堆積し、熱処理によって合金化する技術で、素子の高
速化を阻害する寄生抵抗を低くすることができる。但
し、ドレイン・ソース部分の金属シリサイド膜は、ソー
ス・ドレインのＮ+またはＰ+上に形成されるが、金属シ
リサイド膜がＮ+又はＰ+とウェルとの間の接合部分にま
で入り込み、接合リーク（以下、シリサイドリークとい
う）が生じないように合わせ込む必要がある。
年、ＣＭＯＳ等の半導体装置において、寄生抵抗を低減
する目的で、ゲート電極やソース・ドレインの上面に金
属シリサイド膜を形成するサリサイド技術が用いられて
いる。これは、電極をとるＳｉ（シリコン）またはＰｏ
ｌｉＳｉ（ポリシリコン）上にＴｉ、Ｃｏなどの金属膜
を堆積し、熱処理によって合金化する技術で、素子の高
速化を阻害する寄生抵抗を低くすることができる。但
し、ドレイン・ソース部分の金属シリサイド膜は、ソー
ス・ドレインのＮ+またはＰ+上に形成されるが、金属シ
リサイド膜がＮ+又はＰ+とウェルとの間の接合部分にま
で入り込み、接合リーク（以下、シリサイドリークとい
う）が生じないように合わせ込む必要がある。
【０００３】一方、素子分離絶縁膜として、従来のＬＯ
ＣＯＳ酸化膜より狭い面積で素子分離を行えるＳＴＩ
（Sallow Trench Insulator）膜がある。このＳＴＩ膜
は、基板上にエッチング等で溝を掘り、その中に絶縁膜
を埋め込むことによって形成されるもので、従来のＬＯ
ＣＯＳ酸化膜より深く、厚い素子分離絶縁膜となる。図
５に、素子分離絶縁膜としてＳＴＩ膜を用いたサリサイ
ド構造のＭＯＳＦＥＴの断面構成を示す。
ＣＯＳ酸化膜より狭い面積で素子分離を行えるＳＴＩ
（Sallow Trench Insulator）膜がある。このＳＴＩ膜
は、基板上にエッチング等で溝を掘り、その中に絶縁膜
を埋め込むことによって形成されるもので、従来のＬＯ
ＣＯＳ酸化膜より深く、厚い素子分離絶縁膜となる。図
５に、素子分離絶縁膜としてＳＴＩ膜を用いたサリサイ
ド構造のＭＯＳＦＥＴの断面構成を示す。
【０００４】図において、シリコン基板１にウェル領域
２が形成され、ＳＴＩ膜３によりウェル領域２内の素子
形成領域が他の素子形成領域から絶縁分離されるように
なっている。素子形成領域において、ウェル２領域の上
には、ゲート酸化膜４を介してポリシリコンによるゲー
ト電極５が形成され、ゲート電極５の側壁には、側壁酸
化膜（サイドウォール）６が形成されている。ウェル領
域２内にはソース７、ドレイン８が形成され、ゲート電
極６、ソース７、ドレイン８の上面には金属シリサイド
膜９が形成されている。
２が形成され、ＳＴＩ膜３によりウェル領域２内の素子
形成領域が他の素子形成領域から絶縁分離されるように
なっている。素子形成領域において、ウェル２領域の上
には、ゲート酸化膜４を介してポリシリコンによるゲー
ト電極５が形成され、ゲート電極５の側壁には、側壁酸
化膜（サイドウォール）６が形成されている。ウェル領
域２内にはソース７、ドレイン８が形成され、ゲート電
極６、ソース７、ドレイン８の上面には金属シリサイド
膜９が形成されている。
【０００５】このようなＳＴＩ膜３を用いたサリサイド
構造のＭＯＳＦＥＴにおいて、本発明者の検討によれ
ば、ＳＴＩ膜３が途中のエッチング工程等により薄くな
り、基板表面に対して沈下することがあり、この状態で
シリサイドを実施すると、ＳＴＩ膜３の溝の側面付近に
まで金属シリサイド膜９が入り込み、ソース７・ドレイ
ン８とウェル２領域の接合部分から接合リークが生じる
という問題があることが分かった。
構造のＭＯＳＦＥＴにおいて、本発明者の検討によれ
ば、ＳＴＩ膜３が途中のエッチング工程等により薄くな
り、基板表面に対して沈下することがあり、この状態で
シリサイドを実施すると、ＳＴＩ膜３の溝の側面付近に
まで金属シリサイド膜９が入り込み、ソース７・ドレイ
ン８とウェル２領域の接合部分から接合リークが生じる
という問題があることが分かった。
【０００６】以下、上記した問題が生じることを、ＭＯ
ＳＦＥＴの概略の製造工程を示す図６〜図８を参照して
説明する。
ＳＦＥＴの概略の製造工程を示す図６〜図８を参照して
説明する。
【０００７】シリコン基板１上にＳｉＮ膜２１をＣＶＤ
にて１５００Å程度形成し、素子分離絶縁膜を形成する
箇所を開口した後、ＳｉＮ膜２１をマスクとしてエッチ
ングを行い、ＳＴＩ用の溝を３００〜６００ｎｍ程度形
成し、熱酸化膜を数十〜数百Å形成した後、ＣＶＤ装置
などで０３ＴＥＯＳ等の酸化膜２２を堆積する（図６
（ａ））。
にて１５００Å程度形成し、素子分離絶縁膜を形成する
箇所を開口した後、ＳｉＮ膜２１をマスクとしてエッチ
ングを行い、ＳＴＩ用の溝を３００〜６００ｎｍ程度形
成し、熱酸化膜を数十〜数百Å形成した後、ＣＶＤ装置
などで０３ＴＥＯＳ等の酸化膜２２を堆積する（図６
（ａ））。
【０００８】この後、ＣＭＰにてＳｉＮ膜２１の表面の
酸化膜を取り除き（図６（ｂ））、次にＳｉＮ膜２１を
燐酸のウエットエッチング等によって取り除く（図６
（ｃ））。このことにより、約４５０〜７５０ｎｍ程度
の厚さを持つ素子分離絶縁膜としてのＳＴＩ膜３が完成
する。
酸化膜を取り除き（図６（ｂ））、次にＳｉＮ膜２１を
燐酸のウエットエッチング等によって取り除く（図６
（ｃ））。このことにより、約４５０〜７５０ｎｍ程度
の厚さを持つ素子分離絶縁膜としてのＳＴＩ膜３が完成
する。
【０００９】この後、ウェル領域２を形成するため、イ
オンインプラと熱処理を加え、熱処理によってできた表
面の数十〜数百Åの酸化膜をエッチングによって除去す
る（図６（ｄ））。このとき、ＳＴＩ膜３の表面も同時
にエッチングされるため、ＳＴＩ膜３は薄くなる。
オンインプラと熱処理を加え、熱処理によってできた表
面の数十〜数百Åの酸化膜をエッチングによって除去す
る（図６（ｄ））。このとき、ＳＴＩ膜３の表面も同時
にエッチングされるため、ＳＴＩ膜３は薄くなる。
【００１０】次に、酸化膜２３を５０〜２００Å形成
し、ポリシリコン２４を約２０００Å堆積した（図７
（ａ））後、トランジスタのゲート電極となる部分をエ
ッチングする（図７（ｂ））。このことによって、ゲー
ト酸化膜４、ゲート電極５が形成される。
し、ポリシリコン２４を約２０００Å堆積した（図７
（ａ））後、トランジスタのゲート電極となる部分をエ
ッチングする（図７（ｂ））。このことによって、ゲー
ト酸化膜４、ゲート電極５が形成される。
【００１１】この後、ウエハ全面に酸化膜２５を１００
〜２００Å程度堆積し（図７（ｃ））、エッチングを行
ってサイドウォール６を形成する（図７（ｄ））。そし
て、ソース７・ドレイン８を形成するためにイオンイン
プラと熱処理を加え、熱処理時に形成された数十〜数百
Åの表面酸化膜を除去するためにエッチングを行う（図
８（ａ））。これらのエッチング工程においても、ＳＴ
Ｉ膜３表面はエッチングされるため、ＳＴＩ膜３は薄く
なり、基板表面に対して沈下する。
〜２００Å程度堆積し（図７（ｃ））、エッチングを行
ってサイドウォール６を形成する（図７（ｄ））。そし
て、ソース７・ドレイン８を形成するためにイオンイン
プラと熱処理を加え、熱処理時に形成された数十〜数百
Åの表面酸化膜を除去するためにエッチングを行う（図
８（ａ））。これらのエッチング工程においても、ＳＴ
Ｉ膜３表面はエッチングされるため、ＳＴＩ膜３は薄く
なり、基板表面に対して沈下する。
【００１２】このような状態で、金属シリサイド膜９を
形成する（図８（ｂ））と、図５に示すように、金属シ
リサイド膜９がＳＴＩ膜３の溝の側面付近にまで入り込
み、ソース７・ドレイン８とウェル２領域の接合部分か
らシリサイドリークが生じる。
形成する（図８（ｂ））と、図５に示すように、金属シ
リサイド膜９がＳＴＩ膜３の溝の側面付近にまで入り込
み、ソース７・ドレイン８とウェル２領域の接合部分か
らシリサイドリークが生じる。
【００１３】また、ＳＴＩ膜３の沈下が図５ほどには大
きくない場合においても、図９のようにＳＴＩ膜３の側
壁部分が抉られ、この部分でシリサイドリークを起こす
可能性がある。
きくない場合においても、図９のようにＳＴＩ膜３の側
壁部分が抉られ、この部分でシリサイドリークを起こす
可能性がある。
【００１４】本発明は上記問題に鑑みたもので、ＳＴＩ
膜を素子分離絶縁膜として用いたサリサイド構造の絶縁
ゲート型トランジスタにおいて、シリサイドリークの発
生を防止することを目的とする。
膜を素子分離絶縁膜として用いたサリサイド構造の絶縁
ゲート型トランジスタにおいて、シリサイドリークの発
生を防止することを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、ＳＴＩ膜を素子分離絶
縁膜として用いたサリサイド構造を有する半導体装置に
おいて、ＳＴＩ膜（３）に保護膜（１０）を設け、この
保護膜（１０）によって、金属シリサイド膜（９）が、
ソース（７）、ドレイン（８）においてその表面にのみ
形成されるようにしたことを特徴としている。
め、請求項１に記載の発明では、ＳＴＩ膜を素子分離絶
縁膜として用いたサリサイド構造を有する半導体装置に
おいて、ＳＴＩ膜（３）に保護膜（１０）を設け、この
保護膜（１０）によって、金属シリサイド膜（９）が、
ソース（７）、ドレイン（８）においてその表面にのみ
形成されるようにしたことを特徴としている。
【００１６】この発明によれば、金属シリサイド膜
（９）が（７）、ドレイン（８）の部分においてその表
面にのみ形成されるため、シリサイドリークの発生を抑
えることができる。
（９）が（７）、ドレイン（８）の部分においてその表
面にのみ形成されるため、シリサイドリークの発生を抑
えることができる。
【００１７】なお、請求項２に記載の発明のように、保
護膜（１０）をＳＴＩ膜（３）の上面に形成すれば、エ
ッチングによるＳＴＩ膜（３）の沈下を防止して、請求
項１の効果を得ることができる。また、請求項３に記載
の発明のように、保護膜（１０）をＳＴＩ膜（３）の側
面に形成すれば、ＳＴＩ膜（３）の側壁部分が抉られる
のを防止して、請求項１の効果を得ることができる。
護膜（１０）をＳＴＩ膜（３）の上面に形成すれば、エ
ッチングによるＳＴＩ膜（３）の沈下を防止して、請求
項１の効果を得ることができる。また、請求項３に記載
の発明のように、保護膜（１０）をＳＴＩ膜（３）の側
面に形成すれば、ＳＴＩ膜（３）の側壁部分が抉られる
のを防止して、請求項１の効果を得ることができる。
【００１８】また、保護膜（１０）としては、請求項４
に記載の発明のようにＳｉＮ膜を用いるのが好ましい。
に記載の発明のようにＳｉＮ膜を用いるのが好ましい。
【００１９】請求項５〜７に記載の発明では、上記した
半導体装置を製造するのに適した製造方法を提供するこ
とができる。
半導体装置を製造するのに適した製造方法を提供するこ
とができる。
【００２０】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００２１】
【発明の実施の形態】図１に、本発明の一実施形態にか
かる、ＳＴＩ膜３を用いたサリサイド構造のＭＯＳＦＥ
Ｔの断面構成を示す。なお、この実施形態において、図
５〜図８に示すものと同一符号を付したものは、同一も
しくは均等のものであることを示している。
かる、ＳＴＩ膜３を用いたサリサイド構造のＭＯＳＦＥ
Ｔの断面構成を示す。なお、この実施形態において、図
５〜図８に示すものと同一符号を付したものは、同一も
しくは均等のものであることを示している。
【００２２】この実施形態に示すＭＯＳＦＥＴにおいて
は、ＳＴＩ膜３上にチッ化膜等の保護膜１０が形成され
ている。この保護膜１０の形成によって、後の工程でＳ
ＴＩ膜３の部分がエッチングされなくなる。従って、Ｓ
ＴＩ膜３の沈下がなくなり、金属シリサイド膜９がソー
ス７・ドレイン８の部分においてその表面にのみ形成さ
れるため、シリサイドリークの発生を抑えることができ
る。なお、保護膜１０としては、図９のようにＳＴＩ膜
３の側壁部分が抉られるのを防ぐため、ＳＴＩ膜３の上
面のみならず側面にまで形成することが望ましい。
は、ＳＴＩ膜３上にチッ化膜等の保護膜１０が形成され
ている。この保護膜１０の形成によって、後の工程でＳ
ＴＩ膜３の部分がエッチングされなくなる。従って、Ｓ
ＴＩ膜３の沈下がなくなり、金属シリサイド膜９がソー
ス７・ドレイン８の部分においてその表面にのみ形成さ
れるため、シリサイドリークの発生を抑えることができ
る。なお、保護膜１０としては、図９のようにＳＴＩ膜
３の側壁部分が抉られるのを防ぐため、ＳＴＩ膜３の上
面のみならず側面にまで形成することが望ましい。
【００２３】以下、図１に示すＭＯＳＦＥＴの製造方法
について図２、図３に示す工程図を参照して説明する。
について図２、図３に示す工程図を参照して説明する。
【００２４】まず、図６（ａ）〜（ｃ）と同じ工程で、
基板１にＳＴＩ膜３を形成する（この状態を図２（ａ）
に示す）。そして、保護膜１０を形成するための膜２６
をウエハ全面にわたって形成し（図２（ｂ））、この
後、ホト工程にてレジスト２７を被せ、ＣＦ4ガス等を
用いたドライエッチング、または、燐酸等によるウエッ
トエッチング、または、その両方を行うことによって、
ＳＴＩ膜３上面および側面だけを残して、他の領域の膜
２６を除去する（図２（ｃ））。その後、レジスト２７
を除去することで保護膜１０を形成する（図２
（ｄ））。
基板１にＳＴＩ膜３を形成する（この状態を図２（ａ）
に示す）。そして、保護膜１０を形成するための膜２６
をウエハ全面にわたって形成し（図２（ｂ））、この
後、ホト工程にてレジスト２７を被せ、ＣＦ4ガス等を
用いたドライエッチング、または、燐酸等によるウエッ
トエッチング、または、その両方を行うことによって、
ＳＴＩ膜３上面および側面だけを残して、他の領域の膜
２６を除去する（図２（ｃ））。その後、レジスト２７
を除去することで保護膜１０を形成する（図２
（ｄ））。
【００２５】この保護膜１０は、この後の途中工程にお
ける、シリコンやＳｉＯ2を除去するエッチングに対し
て除去されない、または除去されにくい材質が必要とさ
れ、一般的にはＳｉＮ等が望ましいが、ＳｉＮ以外でも
シリコン、ＳｉＯ2に対してエッチングの選択比が大き
くエッチングされにくい材料であれば良い。但し、ＳＴ
Ｉ膜３の上面だけでなく、側面まで含めて保護すること
を考慮すれば、ＳＴＩ膜３の側面にも均一な膜を形成で
きるＣＶＤによるＳｉＮ等が適当である。
ける、シリコンやＳｉＯ2を除去するエッチングに対し
て除去されない、または除去されにくい材質が必要とさ
れ、一般的にはＳｉＮ等が望ましいが、ＳｉＮ以外でも
シリコン、ＳｉＯ2に対してエッチングの選択比が大き
くエッチングされにくい材料であれば良い。但し、ＳＴ
Ｉ膜３の上面だけでなく、側面まで含めて保護すること
を考慮すれば、ＳＴＩ膜３の側面にも均一な膜を形成で
きるＣＶＤによるＳｉＮ等が適当である。
【００２６】また、ＳＴＩ膜３部分の段差が大きくなり
すぎると、配線工程において断線等の問題が発生した
り、層間絶縁膜等を形成する際に段差部分で膜を堆積で
きなくなる等の問題が発生する可能性がある。このた
め、保護膜１０の膜厚は、途中工程のシリコンやＳｉＯ
2のエッチングに対して、侵食されない範囲で、なるべ
く薄く製作すべきであるが、この膜厚は、エッチングし
ようとする膜と、保護膜１０とのエッチング選択比によ
って決定される。ＳｉＮを例にとると、ＳｉＯ2、ポリ
シリコン膜とのエッチング選択比を３：１〜５：１程度
であるとすれば、除去するＳｉＯ2、ポリシリコン膜の
１／３〜１／５の膜厚で設定するのが適当である。
すぎると、配線工程において断線等の問題が発生した
り、層間絶縁膜等を形成する際に段差部分で膜を堆積で
きなくなる等の問題が発生する可能性がある。このた
め、保護膜１０の膜厚は、途中工程のシリコンやＳｉＯ
2のエッチングに対して、侵食されない範囲で、なるべ
く薄く製作すべきであるが、この膜厚は、エッチングし
ようとする膜と、保護膜１０とのエッチング選択比によ
って決定される。ＳｉＮを例にとると、ＳｉＯ2、ポリ
シリコン膜とのエッチング選択比を３：１〜５：１程度
であるとすれば、除去するＳｉＯ2、ポリシリコン膜の
１／３〜１／５の膜厚で設定するのが適当である。
【００２７】なお、ＳＴＩ膜３の沈下がＳＴＩ膜３の上
面については問題なく、図９のようにＳＴＩ膜３の側面
で抉られるのを防止する場合には、図２（ｂ）のように
保護膜１０を形成するための膜２６を形成した後、レジ
スト２７を塗布せずに、エッチバックを行い、図４に示
すように側面にのみ保護膜１０を残すようにしてもよ
い。
面については問題なく、図９のようにＳＴＩ膜３の側面
で抉られるのを防止する場合には、図２（ｂ）のように
保護膜１０を形成するための膜２６を形成した後、レジ
スト２７を塗布せずに、エッチバックを行い、図４に示
すように側面にのみ保護膜１０を残すようにしてもよ
い。
【００２８】このようにしてＳＴＩ膜３上に保護膜１０
を形成した後、図６（ｄ）、図７（ａ）〜（ｄ）、図８
（ａ）、（ｂ）と同じ工程を実施し、図１に示す構造の
ものを得る。なお、ＳＴＩ膜３上に保護膜１０を形成し
ておくことにより、それらの工程で、ＳＴＩ膜３の部分
がエッチングされることはない。
を形成した後、図６（ｄ）、図７（ａ）〜（ｄ）、図８
（ａ）、（ｂ）と同じ工程を実施し、図１に示す構造の
ものを得る。なお、ＳＴＩ膜３上に保護膜１０を形成し
ておくことにより、それらの工程で、ＳＴＩ膜３の部分
がエッチングされることはない。
【００２９】さらに、図１に示す構造のものを得た後、
ＴＥＯＳ、ＢＰＳＧなどの層間膜２８を堆積する（図３
（ａ））。一般には、これ以降ＳＴＩ膜３の沈下が起こ
る工程は加えない。ＳＴＩ膜３用の保護膜は、後の工程
に問題が無いようであれば、そのまま残しておいてよ
い。もし、後の配線工程等でＳＴＩ膜３の段差が問題と
なる場合には、図３（ａ）の層間膜２８を形成する前に
保護膜１０を除去する。例えば、サイドウォール６の形
成後、または、サリサイドを形成した後に、保護膜１０
のみを除去する。
ＴＥＯＳ、ＢＰＳＧなどの層間膜２８を堆積する（図３
（ａ））。一般には、これ以降ＳＴＩ膜３の沈下が起こ
る工程は加えない。ＳＴＩ膜３用の保護膜は、後の工程
に問題が無いようであれば、そのまま残しておいてよ
い。もし、後の配線工程等でＳＴＩ膜３の段差が問題と
なる場合には、図３（ａ）の層間膜２８を形成する前に
保護膜１０を除去する。例えば、サイドウォール６の形
成後、または、サリサイドを形成した後に、保護膜１０
のみを除去する。
【００３０】層間膜２８を堆積した後は、ホトエッチン
グ工程にて、コンタクト形成部分のみをエッチングし
（図３（ｂ））、Ｔｉ／ＴｉＮなどのバリアメタルを数
十〜数百Å堆積した後さらにＷ等を堆積し、これらＷ、
Ｔｉ／ＴｉＮ等の金属２９により、図３（ｂ）にて形成
した穴を埋める（図３（ｃ））。さらに、表面のＷ、Ｔ
ｉ／ＴｉＮ等の金属２９を、エッチングまたはＣＭＰに
よって除去し、下地の層間膜２８をむき出しにし（図３
（ｄ））、Ａｌなどを主成分とする金属膜を堆積した
後、ホトエッチング工程にて、金属膜を部分的にエッチ
ングし、配線３０とする（図３（ｅ））。このようにし
てＳＴＩ膜３を用いたサリサイド構造のＭＯＳＦＥＴが
完成する。
グ工程にて、コンタクト形成部分のみをエッチングし
（図３（ｂ））、Ｔｉ／ＴｉＮなどのバリアメタルを数
十〜数百Å堆積した後さらにＷ等を堆積し、これらＷ、
Ｔｉ／ＴｉＮ等の金属２９により、図３（ｂ）にて形成
した穴を埋める（図３（ｃ））。さらに、表面のＷ、Ｔ
ｉ／ＴｉＮ等の金属２９を、エッチングまたはＣＭＰに
よって除去し、下地の層間膜２８をむき出しにし（図３
（ｄ））、Ａｌなどを主成分とする金属膜を堆積した
後、ホトエッチング工程にて、金属膜を部分的にエッチ
ングし、配線３０とする（図３（ｅ））。このようにし
てＳＴＩ膜３を用いたサリサイド構造のＭＯＳＦＥＴが
完成する。
【図１】本発明の一実施形態にかかる、ＳＴＩ膜３を用
いたサリサイド構造のＭＯＳＦＥＴの断面構成を示す図
である。
いたサリサイド構造のＭＯＳＦＥＴの断面構成を示す図
である。
【図２】図１に示すＭＯＳＦＥＴの製造方法を示す工程
図である。
図である。
【図３】図２に続く製造工程を示す工程図である。
【図４】ＳＴＩ膜３の側面にのみ保護膜１０を形成した
状態を示す図である。
状態を示す図である。
【図５】本発明者が検討した、ＳＴＩ膜３を用いたサリ
サイド構造のＭＯＳＦＥＴの断面構成を示す図である。
サイド構造のＭＯＳＦＥＴの断面構成を示す図である。
【図６】図５に示すＭＯＳＦＥＴの製造方法を示す工程
図である。
図である。
【図７】図６に続く製造工程を示す工程図である。
【図８】図７に続く製造工程を示す工程図である。
【図９】図５に示すＭＯＳＦＥＴに対し、ＳＴＩ膜３の
側壁部分が抉られた状態を示す図である。
側壁部分が抉られた状態を示す図である。
１…シリコン基板、２…ウェル領域、３…ＳＴＩ膜、４
…ゲート酸化膜、５…ゲート電極、６…サイドウォー
ル、７…ソース、８…ドレイン、９…金属シリサイド
膜。
…ゲート酸化膜、５…ゲート電極、６…サイドウォー
ル、７…ソース、８…ドレイン、９…金属シリサイド
膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/43 Ｈ０１Ｌ 29/78 ３０１Ｒ Ｆターム(参考） 4M104 AA01 BB01 BB14 BB19 BB20 BB25 CC05 DD02 DD04 DD16 DD19 EE15 FF13 FF14 FF17 FF18 GG09 HH12 HH16 HH20 5F032 AA34 AA44 CA03 CA17 DA02 DA23 DA24 DA28 DA30 DA33 DA43 DA74 5F033 HH04 HH08 HH25 JJ18 JJ19 JJ33 KK01 MM07 NN03 QQ08 QQ09 QQ37 QQ48 RR04 RR15 SS04 TT02 VV06 XX00 XX09 XX10 5F040 DA14 EC01 EC07 EC13 EH01 EH02 EK00 EK05 FA05 FC10 FC19 FC21 FC22 FC28
Claims (7)
- 【請求項１】 半導体基板（１）と、 前記半導体基板に形成された素子分離用のＳＴＩ膜
（３）と、 前記ＳＴＩ膜によって素子分離された素子形成領域の上
に形成されたゲート絶縁膜（４）と、 前記ゲート絶縁膜の上に形成されたゲート電極（５）
と、 前記ゲート電極の両側の前記素子形成領域内に形成され
たソース（７）、ドレイン（８）と、 前記ソース、ドレインの表面に形成された金属シリサイ
ド膜（９）と、 前記ＳＴＩ膜を保護する保護膜（１０）と、を備え、 前記保護膜によって、前記金属シリサイド膜が、前記ソ
ース、ドレインにおいてその表面にのみ形成されるよう
になっていることを特徴とする半導体装置。 - 【請求項２】 前記保護膜は、前記ＳＴＩ膜の上面に形
成されていることを特徴とする請求項１に記載の半導体
装置。 - 【請求項３】 前記保護膜は、前記ＳＴＩ膜の側面に形
成されていることを特徴とする請求項１又は２に記載の
半導体装置。 - 【請求項４】 前記保護膜は、ＳｉＮ膜であることを特
徴とする請求項１乃至３に記載の半導体装置。 - 【請求項５】 半導体基板にＳＴＩ膜を形成する工程
と、 前記ＳＴＩ膜に保護膜を形成する工程と、 前記ＳＴＩ膜によって素子分離された素子形成領域の上
に、ゲート絶縁膜（５）を介してゲート電極（６）を形
成する工程と、 前記ゲート電極の両側の前記素子形成領域内にソース
（７）、ドレイン（８）を形成する工程と、 前記ソース、ドレインの表面に金属シリサイド膜（９）
を形成する工程と、を有し、 前記保護膜を形成したことにより、前記金属シリサイド
膜（９）を形成する工程において、前記金属シリサイド
膜が、前記ソース、ドレインにおいてその表面にのみ形
成されることを特徴とする半導体装置の製造方法。 - 【請求項６】 前記保護膜を前記ＳＴＩ膜の上面に形成
し、前記金属シリサイド膜（９）を形成する工程までに
おいて、前記ＳＴＩ膜がエッチングされるのを前記保護
膜により防止することを特徴とする請求項５に記載の半
導体装置の製造方法。 - 【請求項７】 前記保護膜を前記ＳＴＩ膜の側面に形成
し、前記金属シリサイド膜（９）を形成する工程までに
おいて、前記ＳＴＩ膜と前記半導体基板の間がエッチン
グにより抉られるのを前記保護膜による防止することを
特徴とする請求項５に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25769299A JP2001085683A (ja) | 1999-09-10 | 1999-09-10 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25769299A JP2001085683A (ja) | 1999-09-10 | 1999-09-10 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001085683A true JP2001085683A (ja) | 2001-03-30 |
Family
ID=17309794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25769299A Pending JP2001085683A (ja) | 1999-09-10 | 1999-09-10 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001085683A (ja) |
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-
1999
- 1999-09-10 JP JP25769299A patent/JP2001085683A/ja active Pending
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