JPH0846197A - 高密度ｃｍｏｓ用の簡略接触方法 - Google Patents
高密度ｃｍｏｓ用の簡略接触方法Info
- Publication number
- JPH0846197A JPH0846197A JP7147808A JP14780895A JPH0846197A JP H0846197 A JPH0846197 A JP H0846197A JP 7147808 A JP7147808 A JP 7147808A JP 14780895 A JP14780895 A JP 14780895A JP H0846197 A JPH0846197 A JP H0846197A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- dielectric
- gate stack
- source
- drain regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 18
- 230000001681 protective effect Effects 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 20
- 238000000576 coating method Methods 0.000 claims description 12
- 239000011248 coating agent Substances 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 6
- 229910052582 BN Inorganic materials 0.000 claims description 3
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 claims description 3
- 238000005260 corrosion Methods 0.000 claims description 2
- 230000007797 corrosion Effects 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 239000011241 protective layer Substances 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 abstract description 22
- 230000003139 buffering effect Effects 0.000 abstract 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000001020 plasma etching Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/141—Self-alignment coat gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Drying Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 処理がほとんど複雑にならずにゲートの名目
中心と電極との間の必要な間隔を減少させる、ＭＯＳト
ランジスタのゲート、ソースおよびドレインに接点を形
成する自己位置合せ式方法を提供する。 【構成】 この方法は、ＬＤＤ構造によって画定される
側壁の上に位置し、ソース接点またはドレイン接点を開
ける工程中にゲートを保護するのに十分なバッファ量だ
けゲートの上方に延びる側壁を提供する。
中心と電極との間の必要な間隔を減少させる、ＭＯＳト
ランジスタのゲート、ソースおよびドレインに接点を形
成する自己位置合せ式方法を提供する。 【構成】 この方法は、ＬＤＤ構造によって画定される
側壁の上に位置し、ソース接点またはドレイン接点を開
ける工程中にゲートを保護するのに十分なバッファ量だ
けゲートの上方に延びる側壁を提供する。
Description
【０００１】
【産業上の利用分野】本発明の分野は、ＭＯＳトランジ
スタ製造の分野である。
スタ製造の分野である。
【０００２】
【従来の技術】ＭＯＳ回路の密度が高くなるにつれて、
位置合せの要件が厳しくなってきている。上側の相互接
続レベルからトランジスタへの接点を形成するなど特定
の段階が自己位置合せされない場合は、回路のレイアウ
トにおいて位置合せ誤差を見込んでおかなければならな
い。公差の累積により、回路密度を高めるという目的が
損なわれる。
位置合せの要件が厳しくなってきている。上側の相互接
続レベルからトランジスタへの接点を形成するなど特定
の段階が自己位置合せされない場合は、回路のレイアウ
トにおいて位置合せ誤差を見込んでおかなければならな
い。公差の累積により、回路密度を高めるという目的が
損なわれる。
【０００３】当技術分野では、無境界接点などの複雑な
方式を使用してきた。通常は、ゲート上に絶縁側壁が形
成され、それによりソース／ドレイン開口部がゲートと
ある程度重なっても短絡を引き起こすことがない。これ
は望ましい結果を達成するが、処理がかなり複雑になり
コストがかかる。
方式を使用してきた。通常は、ゲート上に絶縁側壁が形
成され、それによりソース／ドレイン開口部がゲートと
ある程度重なっても短絡を引き起こすことがない。これ
は望ましい結果を達成するが、処理がかなり複雑になり
コストがかかる。
【０００４】当技術分野は、最新の回路に必要とされる
高密度を達成する、より簡単で安価な方法が以前から求
められてきた。
高密度を達成する、より簡単で安価な方法が以前から求
められてきた。
【０００５】
【発明が解決しようとする課題】本発明は、処理がほと
んど複雑にならずにゲートの名目中心と電極の間の必要
な間隔を減少させる、ＬＤＤ構造を有するＭＯＳトラン
ジスタのゲート、ソースおよびドレインへの接点を形成
する自己位置合せ式方法に関する。
んど複雑にならずにゲートの名目中心と電極の間の必要
な間隔を減少させる、ＬＤＤ構造を有するＭＯＳトラン
ジスタのゲート、ソースおよびドレインへの接点を形成
する自己位置合せ式方法に関する。
【０００６】
【課題を解決するための手段】本発明の特徴は、ＬＤＤ
構造を画定する側壁の上に位置し、ソース接点またはド
レイン接点を開ける工程中にゲートを保護するのに十分
なバッファ厚だけゲートの上方に延びる、側壁を提供す
ることである。
構造を画定する側壁の上に位置し、ソース接点またはド
レイン接点を開ける工程中にゲートを保護するのに十分
なバッファ厚だけゲートの上方に延びる、側壁を提供す
ることである。
【０００７】
【実施例】図２は、単結晶基板１００を有し、その上
に、ゲート酸化物層１０２と、多結晶シリコン（ポリ）
１１０と、ＴＥＯＳ（オルトケイ酸四エチル）またはシ
リコン・ドープされた窒化ホウ素の１５０ｎｍの犠牲被
膜１２０とを含むゲート・スタックが付着され、従来の
反応性イオン・エッチング（ＲＩＥ）でパターン形成さ
れてＭＯＳトランジスタ用のゲートになるべき構造を形
成する、集積回路の一部分の断面図を示す。被膜１２０
は、ソース接点とドレイン接点を開ける際にポリ・ゲー
ト１１０の上隅部を保護する窒化物側壁の形成を支援す
る一時的な層である。
に、ゲート酸化物層１０２と、多結晶シリコン（ポリ）
１１０と、ＴＥＯＳ（オルトケイ酸四エチル）またはシ
リコン・ドープされた窒化ホウ素の１５０ｎｍの犠牲被
膜１２０とを含むゲート・スタックが付着され、従来の
反応性イオン・エッチング（ＲＩＥ）でパターン形成さ
れてＭＯＳトランジスタ用のゲートになるべき構造を形
成する、集積回路の一部分の断面図を示す。被膜１２０
は、ソース接点とドレイン接点を開ける際にポリ・ゲー
ト１１０の上隅部を保護する窒化物側壁の形成を支援す
る一時的な層である。
【０００８】図３は、ポリ・ゲート１１０の側壁を熱酸
化して酸化物（Ｓｉ０2）層１０４を形成し、窒化物
（Ｓｉ3Ｎ4）からなる共形層１３０を従来の方法で付着
した後に、その上にＴＥＯＳ層１４０を付着した同じ領
域を示す。実例を挙げると、厚さ２００ｎｍのポリ・ゲ
ート層では被膜１４０は厚さ１５０ｎｍである。次に、
反応性イオン・エッチング（ＲＩＥ）によって構造物の
エッチングを行って、図４に示すように、ゲート・スタ
ック１１０の外側のポリシリコン１２０上でエッチング
を止めて窒化物と酸化物の側壁を残し、水平なＴＥＯＳ
１４０および窒化物１３０を除去する。従来のオーバー
エッチングの間に被膜１２０の一部が除去されるとして
も、被膜１２０は後で除去されるので問題はない。この
処理の結果、窒化物スタブ１３２がゲート１１０上面の
上方に残り、窒化物１３０の水平部分がＴＥＯＳ層１４
０の残った幅広い側壁の下部に残る。
化して酸化物（Ｓｉ０2）層１０４を形成し、窒化物
（Ｓｉ3Ｎ4）からなる共形層１３０を従来の方法で付着
した後に、その上にＴＥＯＳ層１４０を付着した同じ領
域を示す。実例を挙げると、厚さ２００ｎｍのポリ・ゲ
ート層では被膜１４０は厚さ１５０ｎｍである。次に、
反応性イオン・エッチング（ＲＩＥ）によって構造物の
エッチングを行って、図４に示すように、ゲート・スタ
ック１１０の外側のポリシリコン１２０上でエッチング
を止めて窒化物と酸化物の側壁を残し、水平なＴＥＯＳ
１４０および窒化物１３０を除去する。従来のオーバー
エッチングの間に被膜１２０の一部が除去されるとして
も、被膜１２０は後で除去されるので問題はない。この
処理の結果、窒化物スタブ１３２がゲート１１０上面の
上方に残り、窒化物１３０の水平部分がＴＥＯＳ層１４
０の残った幅広い側壁の下部に残る。
【０００９】被膜１４０と１２０の残りの部分は、従来
のＨＦ溶液（または、高温のリン酸）で除去し、その
後、ソース、ドレイン１１４およびポリ・ゲート１１０
を注入する。Ｔｉを付着し、アニールして接触抵抗を小
さくするためにＴｉサリサイド１１２と１１４を形成す
る。窒化物の共形層１５０（例えば１５０ｎｍ）を付着
すると、図１に示した構造が残る。
のＨＦ溶液（または、高温のリン酸）で除去し、その
後、ソース、ドレイン１１４およびポリ・ゲート１１０
を注入する。Ｔｉを付着し、アニールして接触抵抗を小
さくするためにＴｉサリサイド１１２と１１４を形成す
る。窒化物の共形層１５０（例えば１５０ｎｍ）を付着
すると、図１に示した構造が残る。
【００１０】図１において、ゲート１１０の隅の上方
に、文字Ａで示され、ポリ・ゲート１１０の上面より上
に名目上は窒化物１５０の厚さＢと被膜１２０の厚さの
合計の高さを有する保護側壁があることは明らかであ
る。この側壁は、被膜１２０の除去によって画定された
窒化物１３０のスタブ１３２の周りに位置合せされる。
誘電体層２１０（１０００ｎｍのＰＳＧ）を付着し平坦
化する。誘電体２１０を貫いて窒化物１５０上で止まる
ＲＩＥと、窒化物１５０を貫いてシリコン上で止まる２
回目のＲＩＥによって、誘電体２１０中に接点開口部を
エッチングする。
に、文字Ａで示され、ポリ・ゲート１１０の上面より上
に名目上は窒化物１５０の厚さＢと被膜１２０の厚さの
合計の高さを有する保護側壁があることは明らかであ
る。この側壁は、被膜１２０の除去によって画定された
窒化物１３０のスタブ１３２の周りに位置合せされる。
誘電体層２１０（１０００ｎｍのＰＳＧ）を付着し平坦
化する。誘電体２１０を貫いて窒化物１５０上で止まる
ＲＩＥと、窒化物１５０を貫いてシリコン上で止まる２
回目のＲＩＥによって、誘電体２１０中に接点開口部を
エッチングする。
【００１１】この自己位置合せされた側壁バッファによ
り、ドレインの上の水平な窒化物層１５０を貫いて接点
孔を開ける窒化物除去エッチングがポリ・ゲート１１０
上面の窒化物をも貫通する、ドレイン接点の左端の名目
位置からポリ・ゲート１１０上面の点に延びる、文字Ｃ
で示された位置合せ公差が提供される。
り、ドレインの上の水平な窒化物層１５０を貫いて接点
孔を開ける窒化物除去エッチングがポリ・ゲート１１０
上面の窒化物をも貫通する、ドレイン接点の左端の名目
位置からポリ・ゲート１１０上面の点に延びる、文字Ｃ
で示された位置合せ公差が提供される。
【００１２】図５は、一方（２３０）が正しく位置合せ
され、他方（２２０）が最大量だけ位置外れした、２つ
の開口部を示す。矢印２３２は、開口部２３０の近い方
の縁部２３１と窒化物位置合せスタブ１３２の垂直な縁
部との間の名目距離を示す。図の右側には、矢印２２２
によって示された最大量の位置外れを有する開口部２２
０を示す。開口部２２０が、図に示したものよりもゲー
トに近い場合は、開口部２２０内に付着される接点がド
レインとゲートの間で短絡を引き起こすことになる。本
発明によって提供される特別の公差は、名目開口部の縁
部から、窒化物エッチングによってポリ・ゲート１１０
上部のシリサイド１１２に達するまで切除される点まで
の距離を示す矢印２４２と、以前の公差を示す矢印２３
２との差によって定義される。
され、他方（２２０）が最大量だけ位置外れした、２つ
の開口部を示す。矢印２３２は、開口部２３０の近い方
の縁部２３１と窒化物位置合せスタブ１３２の垂直な縁
部との間の名目距離を示す。図の右側には、矢印２２２
によって示された最大量の位置外れを有する開口部２２
０を示す。開口部２２０が、図に示したものよりもゲー
トに近い場合は、開口部２２０内に付着される接点がド
レインとゲートの間で短絡を引き起こすことになる。本
発明によって提供される特別の公差は、名目開口部の縁
部から、窒化物エッチングによってポリ・ゲート１１０
上部のシリサイド１１２に達するまで切除される点まで
の距離を示す矢印２４２と、以前の公差を示す矢印２３
２との差によって定義される。
【００１３】図には示してないが、ゲートへの接点も、
同じマスクおよびエッチング・ステップを使って画定さ
れエッチングされる。この実施例で示したソース接点お
よびドレイン接点からの公差を実現するために、ゲート
への接点は紙面よりも前または後に配置される。
同じマスクおよびエッチング・ステップを使って画定さ
れエッチングされる。この実施例で示したソース接点お
よびドレイン接点からの公差を実現するために、ゲート
への接点は紙面よりも前または後に配置される。
【００１４】本発明は、Ｐ形またはＮ形のＭＯＳトラン
ジスタならびにバルク基板またはシリコン・オン・イン
シュレータ（ＳＯＩ）基板で実施できることは当業者に
は容易に理解されるであろう。集積回路の加工には多く
の段階があり、「基板を準備する」との表現は、たとえ
ば、エピタキシャル層を成長させ、臨界注入を行い、ｎ
ウェルまたはｐウェルあるいはその両方を形成する予備
的段階を示すために使用され、「回路を完成する」との
表現は、相互接続や中間層誘電体などを形成する一連の
段階の最終段階を示すために使用されることを理解され
たい。当業者なら、本開示に照らせば本発明の修正例を
容易に考案することができよう。頭記の特許請求の範囲
は、開示された実施例に限定されるものではない。
ジスタならびにバルク基板またはシリコン・オン・イン
シュレータ（ＳＯＩ）基板で実施できることは当業者に
は容易に理解されるであろう。集積回路の加工には多く
の段階があり、「基板を準備する」との表現は、たとえ
ば、エピタキシャル層を成長させ、臨界注入を行い、ｎ
ウェルまたはｐウェルあるいはその両方を形成する予備
的段階を示すために使用され、「回路を完成する」との
表現は、相互接続や中間層誘電体などを形成する一連の
段階の最終段階を示すために使用されることを理解され
たい。当業者なら、本開示に照らせば本発明の修正例を
容易に考案することができよう。頭記の特許請求の範囲
は、開示された実施例に限定されるものではない。
【００１５】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００１６】（１）シリコン層中にＬＤＤ構造を有する
ＭＯＳトランジスタを形成する方法であって、シリコン
基板を準備する段階と、ゲート酸化物と、ゲート上面を
有するゲート電極層と、第１の犠牲誘電体とを含むゲー
ト・スタックを形成する段階と、ゲート・スタックをパ
ターン形成して、垂直側壁を有するゲート・スタック柱
状物と、前記シリコン層内で前記ゲート・スタック柱状
物に隣接するソース領域およびドレイン領域とを画定す
る段階と、前記垂直側壁を酸化する段階と、前記ゲート
・スタック柱状物と前記ソース領域およびドレイン領域
の上に共形の耐食性誘電体を付着する段階と、前記ゲー
ト・スタック柱状物と前記ソース領域およびドレイン領
域の前記共形誘電体の上に第２の犠牲誘電体を付着させ
る段階と、前記第２の犠牲誘電体と前記共形誘電体の水
平部分の方向性エッチングを行い、それにより、前記第
１の犠牲誘電体と前記ソース領域およびドレイン領域を
露出させ、少なくとも前記共形誘電体を含む第１のゲー
ト側壁を残す段階と、前記第１の犠牲誘電体を除去し、
前記ゲート上面の上の前記第１のゲート側壁から延びる
隣接する前記共形誘電体の垂直位置合せスタブを残す段
階と、前記ゲート・スタック柱状物の上に名目接点被覆
厚を有する保護共形誘電体を付着させ、それにより、各
前記垂直位置合せスタブの周りに、前記名目接点被覆厚
よりも大きい厚さを有する自己位置合せ保護部材を形成
する段階と、第１の層間誘電体を付着させる段階と、前
記ソース領域およびドレイン領域の上に、前記層間誘電
体と前記保護共形誘電体を貫いて前記ソース領域および
ドレイン領域まで接点孔をエッチングにより形成し、そ
れにより、残りの厚さの前記保護共形誘電体を前記ゲー
ト・スタック柱状物の隅の上に残す段階とを含む方法。 （２）前記第１の犠牲誘電体がＴＥＯＳであることを特
徴とする、上記（１）に記載の方法。 （３）前記第１の犠牲誘電体が窒化ホウ素であることを
特徴とする、上記（１）に記載の方法。 （４）前記保護共形誘電体を貫いて前記ゲートまで、前
記ゲートの上に接点孔をエッチングにより形成する段階
を含むことを特徴とする、上記（１）に記載の方法。
ＭＯＳトランジスタを形成する方法であって、シリコン
基板を準備する段階と、ゲート酸化物と、ゲート上面を
有するゲート電極層と、第１の犠牲誘電体とを含むゲー
ト・スタックを形成する段階と、ゲート・スタックをパ
ターン形成して、垂直側壁を有するゲート・スタック柱
状物と、前記シリコン層内で前記ゲート・スタック柱状
物に隣接するソース領域およびドレイン領域とを画定す
る段階と、前記垂直側壁を酸化する段階と、前記ゲート
・スタック柱状物と前記ソース領域およびドレイン領域
の上に共形の耐食性誘電体を付着する段階と、前記ゲー
ト・スタック柱状物と前記ソース領域およびドレイン領
域の前記共形誘電体の上に第２の犠牲誘電体を付着させ
る段階と、前記第２の犠牲誘電体と前記共形誘電体の水
平部分の方向性エッチングを行い、それにより、前記第
１の犠牲誘電体と前記ソース領域およびドレイン領域を
露出させ、少なくとも前記共形誘電体を含む第１のゲー
ト側壁を残す段階と、前記第１の犠牲誘電体を除去し、
前記ゲート上面の上の前記第１のゲート側壁から延びる
隣接する前記共形誘電体の垂直位置合せスタブを残す段
階と、前記ゲート・スタック柱状物の上に名目接点被覆
厚を有する保護共形誘電体を付着させ、それにより、各
前記垂直位置合せスタブの周りに、前記名目接点被覆厚
よりも大きい厚さを有する自己位置合せ保護部材を形成
する段階と、第１の層間誘電体を付着させる段階と、前
記ソース領域およびドレイン領域の上に、前記層間誘電
体と前記保護共形誘電体を貫いて前記ソース領域および
ドレイン領域まで接点孔をエッチングにより形成し、そ
れにより、残りの厚さの前記保護共形誘電体を前記ゲー
ト・スタック柱状物の隅の上に残す段階とを含む方法。 （２）前記第１の犠牲誘電体がＴＥＯＳであることを特
徴とする、上記（１）に記載の方法。 （３）前記第１の犠牲誘電体が窒化ホウ素であることを
特徴とする、上記（１）に記載の方法。 （４）前記保護共形誘電体を貫いて前記ゲートまで、前
記ゲートの上に接点孔をエッチングにより形成する段階
を含むことを特徴とする、上記（１）に記載の方法。
【図１】本発明に従って構成されたトランジスタの、接
点孔開口前の断面図である。
点孔開口前の断面図である。
【図２】トランジスタの組立ての中間段階を示す図であ
る。
る。
【図３】トランジスタの組立ての図２に続く中間段階を
示す図である。
示す図である。
【図４】トランジスタの組立ての図３に続く中間段階を
示す図である。
示す図である。
【図５】位置合せされた接点開口部と位置が外れた接点
開口部とを有するトランジスタを示す図である。
開口部とを有するトランジスタを示す図である。
１００ 単結晶基板 １０２ ゲート酸化物層 １１０ 多結晶シリコン １１２ シリサイド １１４ ソースおよびドレイン領域 １２０ 犠牲被膜 １３０ 窒化物層 １３２ 窒化物スタブ １４０ 被膜 ２１０ 誘電体層 ２２０ 開口部
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１ Ｌ (72)発明者 デニス・セク＝オン・イー アメリカ合衆国10570 ニューヨーク州プ レザントヴィル ビーチ・ヒル・ロード 75
Claims (4)
- 【請求項１】シリコン層中にＬＤＤ構造を有するＭＯＳ
トランジスタを形成する方法であって、 シリコン基板を準備する段階と、 ゲート酸化物と、ゲート上面を有するゲート電極層と、
第１の犠牲誘電体とを含むゲート・スタックを形成する
段階と、 ゲート・スタックをパターン形成して、垂直側壁を有す
るゲート・スタック柱状物と、前記シリコン層内で前記
ゲート・スタック柱状物に隣接するソース領域およびド
レイン領域とを画定する段階と、 前記垂直側壁を酸化する段階と、 前記ゲート・スタック柱状物と前記ソース領域およびド
レイン領域の上に共形の耐食性誘電体を付着する段階
と、 前記ゲート・スタック柱状物と前記ソース領域およびド
レイン領域の前記共形誘電体の上に第２の犠牲誘電体を
付着させる段階と、 前記第２の犠牲誘電体と前記共形誘電体の水平部分の方
向性エッチングを行い、それにより、前記第１の犠牲誘
電体と前記ソース領域およびドレイン領域を露出させ、
少なくとも前記共形誘電体を含む第１のゲート側壁を残
す段階と、 前記第１の犠牲誘電体を除去し、前記ゲート上面の上の
前記第１のゲート側壁から延びる隣接する前記共形誘電
体の垂直位置合せスタブを残す段階と、 前記ゲート・スタック柱状物の上に名目接点被覆厚を有
する保護共形誘電体を付着させ、それにより、各前記垂
直位置合せスタブの周りに、前記名目接点被覆厚よりも
大きい厚さを有する自己位置合せ保護部材を形成する段
階と、 第１の層間誘電体を付着させる段階と、 前記ソース領域およびドレイン領域の上に、前記層間誘
電体と前記保護共形誘電体を貫いて前記ソース領域およ
びドレイン領域まで接点孔をエッチングにより形成し、
残りの厚さの前記保護共形誘電体を前記ゲート・スタッ
ク柱状物の隅の上に残す段階とを含む方法。 - 【請求項２】前記第１の犠牲誘電体がＴＥＯＳであるこ
とを特徴とする、請求項１に記載の方法。 - 【請求項３】前記第１の犠牲誘電体が窒化ホウ素である
ことを特徴とする、請求項１に記載の方法。 - 【請求項４】前記保護共形誘電体を貫いて前記ゲートま
で、前記ゲートの上に接点孔をエッチングにより形成す
る段階を含むことを特徴とする、請求項１に記載の方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US269856 | 1994-06-30 | ||
| US08/269,856 US5420057A (en) | 1994-06-30 | 1994-06-30 | Simplified contact method for high density CMOS |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846197A true JPH0846197A (ja) | 1996-02-16 |
| JP3124907B2 JP3124907B2 (ja) | 2001-01-15 |
Family
ID=23028935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07147808A Expired - Fee Related JP3124907B2 (ja) | 1994-06-30 | 1995-06-14 | 高密度ｃｍｏｓ用の簡略接触方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5420057A (ja) |
| EP (1) | EP0690491B1 (ja) |
| JP (1) | JP3124907B2 (ja) |
| DE (1) | DE69500949T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010045344A (ja) * | 2008-07-18 | 2010-02-25 | Nec Electronics Corp | 半導体装置の製造方法および半導体装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5506161A (en) * | 1994-10-24 | 1996-04-09 | Motorola, Inc. | Method of manufacturing graded channels underneath the gate electrode extensions |
| US5960318A (en) * | 1995-10-27 | 1999-09-28 | Siemens Aktiengesellschaft | Borderless contact etch process with sidewall spacer and selective isotropic etch process |
| US5783475A (en) * | 1995-11-13 | 1998-07-21 | Motorola, Inc. | Method of forming a spacer |
| KR100206878B1 (ko) * | 1995-12-29 | 1999-07-01 | 구본준 | 반도체소자 제조방법 |
| US8575683B1 (en) * | 2012-05-16 | 2013-11-05 | United Microelectronics Corp. | Semiconductor device and method of fabricating the same |
| US9269792B2 (en) | 2014-06-09 | 2016-02-23 | International Business Machines Corporation | Method and structure for robust finFET replacement metal gate integration |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4169270A (en) * | 1976-12-09 | 1979-09-25 | Fairchild Camera And Instrument Corporation | Insulated-gate field-effect transistor with self-aligned contact hole to source or drain |
| US5153145A (en) * | 1989-10-17 | 1992-10-06 | At&T Bell Laboratories | Fet with gate spacer |
| FR2663157B1 (fr) * | 1990-06-12 | 1992-08-07 | Thomson Csf | Procede d'autoalignement des contacts metalliques sur un dispositif semiconducteur et semiconducteur autoaligne. |
| US5234850A (en) * | 1990-09-04 | 1993-08-10 | Industrial Technology Research Institute | Method of fabricating a nitride capped MOSFET for integrated circuits |
| JPH04179238A (ja) * | 1990-11-14 | 1992-06-25 | Nec Corp | Ｍｉｓトランジスタの製造方法 |
| US5171700A (en) * | 1991-04-01 | 1992-12-15 | Sgs-Thomson Microelectronics, Inc. | Field effect transistor structure and method |
| US5244823A (en) * | 1991-05-21 | 1993-09-14 | Sharp Kabushiki Kaisha | Process for fabricating a semiconductor device |
| US5330925A (en) * | 1992-06-18 | 1994-07-19 | At&T Bell Laboratories | Method for making a MOS device |
| US5229326A (en) * | 1992-06-23 | 1993-07-20 | Micron Technology, Inc. | Method for making electrical contact with an active area through sub-micron contact openings and a semiconductor device |
| US5338698A (en) * | 1992-12-18 | 1994-08-16 | International Business Machines Corporation | Method of fabricating an ultra-short channel field effect transistor |
| US5364804A (en) * | 1993-11-03 | 1994-11-15 | Taiwan Semiconductor Manufacturing Company | Nitride cap sidewall oxide protection from BOE etch |
-
1994
- 1994-06-30 US US08/269,856 patent/US5420057A/en not_active Expired - Fee Related
-
1995
- 1995-05-19 DE DE69500949T patent/DE69500949T2/de not_active Expired - Fee Related
- 1995-05-19 EP EP95480057A patent/EP0690491B1/en not_active Expired - Lifetime
- 1995-06-14 JP JP07147808A patent/JP3124907B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010045344A (ja) * | 2008-07-18 | 2010-02-25 | Nec Electronics Corp | 半導体装置の製造方法および半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69500949D1 (de) | 1997-12-04 |
| US5420057A (en) | 1995-05-30 |
| EP0690491B1 (en) | 1997-10-29 |
| DE69500949T2 (de) | 1998-05-28 |
| JP3124907B2 (ja) | 2001-01-15 |
| EP0690491A1 (en) | 1996-01-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5656524A (en) | Method of forming a polysilicon resistor using an oxide, nitride stack | |
| US6022815A (en) | Method of fabricating next-to-minimum-size transistor gate using mask-edge gate definition technique | |
| JPH0797571B2 (ja) | 半導体構造体にコンタクトウインド−を形成する方法 | |
| US6737347B1 (en) | Semiconductor device with fully self-aligned local interconnects, and method for fabricating the device | |
| US20020006715A1 (en) | Method for forming an extended metal gate using a damascene process | |
| JPH09172082A (ja) | 半導体ディバイスにおけるセルフアライン・ボーダレスコンタクトの製造方法 | |
| US5459354A (en) | Semiconductor device with improved insulation of wiring structure from a gate electrode | |
| US6521540B1 (en) | Method for making self-aligned contacts to source/drain without a hard mask layer | |
| US5362668A (en) | Method of fabricating an BPSG-filled trend and oxidation isolation structure with a gate electrode | |
| US4806201A (en) | Use of sidewall oxide to reduce filaments | |
| US4749443A (en) | Sidewall oxide to reduce filaments | |
| JP3124907B2 (ja) | 高密度ｃｍｏｓ用の簡略接触方法 | |
| US5506172A (en) | Semiconductor processing method of forming an electrical interconnection between an outer layer and an inner layer | |
| JPH05166835A (ja) | 自己整合ポリシリコン接触 | |
| JP3287322B2 (ja) | 半導体装置の製造方法 | |
| US6372641B1 (en) | Method of forming self-aligned via structure | |
| US6225225B1 (en) | Method to form shallow trench isolation structures for borderless contacts in an integrated circuit | |
| JPH09205180A (ja) | キャパシタを有する集積回路の製造方法 | |
| US4878996A (en) | Method for reduction of filaments between electrodes | |
| US4988633A (en) | Method of manufacturing a semiconductor Bi-CMOS device | |
| JP2798953B2 (ja) | 半導体装置及びその製造方法 | |
| US6825088B2 (en) | E-RAM with cobalt silicide layer over source/drain of memory cell part and over source/drain and gate wiring of logic part | |
| US6239478B1 (en) | Semiconductor structure for a MOS transistor | |
| JPH11354787A (ja) | 半導体装置の製造方法 | |
| TW439186B (en) | A partially recessed shallow trench isolation method for fabricating borderless contacts |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |